ise编译仿真库

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【转】ModelSim,synplify,ISE后仿真流程

首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSim后仿真的问题，那就可能是软件版本的问题。 1， ModelSim Se 6.1b

2， Synplify Pro 7.5.1

3， ISE 5.2i （这个是老了点）

4， WindowsXP（这个应该没有多大的关系）

还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库方面有点差别而已。下面的这些方法，是我这3天搞出来的。当然也参考了一些文章。如果谁有更方便的方法，欢迎指出来。

一、 为modelsim生成3个库。 首先，介绍一下这三个库。

Simprim_ver:用于布局布线后的仿真。

Unisim_ver :如果要做综合后的仿真，还要编译这个库。

Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。 我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指

使用compxlib命令编译Xilinx的ModelSim仿真库

Xilinx提供的HDL仿真模型位于ISE安装路径下的verilog\src目录（对应Verilog仿真模型）和vhdl\src目录（对应VHDL仿真模型）下。在编译Xilinx仿真模型的时候，我们可以使用多种方法，例如直接使用ModelSim的vlib、vmap、vlog等命令进行编译、使用ISE集成开发环境进行编译等。本文描述的方法是采用ISE 7.1i自带的compxlib命令在命令行下进行编译，这种方法不需要我们手动干预而且最为简单。

（compxlib.exe位于Xilinx ISE安装文件夹\bin\nt\下，需要命令行方式运行，新版本的ISE提供了compxlibgui工具，以图形化方式编译，参考见/blog/628）

在使用compxlib命令之前，我们首先需要将modelsim.ini文件的只读属性去掉，使其变为可写的。这样做的目的是使compxlib命令能够修改modelsim.ini文件以便在库的逻辑名字和库的实际存放路径之间建立一个永久的映射关系。modelsim.ini文件位于ModelSim安装路径下，缺省情况下它是只读的。

在介绍compxlib命令的详细

ISE约束--UCF编辑的入门介绍[zz]

From: http://xilinx.eefocus.com/yq000cn/blog/70-01/185475_6dce2.html

摘要：本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。 Xilinx FPGA设计约束的分类 Xilinx定义了如下几种约束类型： ? “Attributes and Constraints” ? “CPLD Fitter”

? “Grouping Constraints” ? “Logical Constraints” ? “Physical Constraints” ? “Mapping Directives” ? “Placement Constraints” ? “Routing Directives” ? “Synthesis Constraints” ? “Timing Constraints” ? “Configuration Constraints”

通过编译UCF（user constraints file）文件可以完成上述的功能。 还是用实例

Soci库的linux编译方法

1、下载soci库源码

2、在目标机器上配置数据库环境

以oracle为例：（其他数据库只需要简单安装客户端即可） A）下载oracle客户端安装包

oracle-instantclient-basic-12.1.0.5-1.i386.rpm oracle-instantclient-devel-12.1.0.5-1.i386.rpm oracle-instantclient-sqlplus-12.1.0.5-1.i386.rpm

B）按如上的顺序安装三包

# rmp -ivh 带安装包名

C）配置环境变量 # vi /etc/profile 编辑如下

export ORACLE_HOME=/usr/lib/oracle/12.1/client export

LD_LIBRARY_PATH=:$ORACLE_HOME/lib:/usr/local/lib:$LD_LIBRARY_PATH:.

export SQLPATH=/usr/lib/oracle/12.1/client/network/admin export TNS_ADMIN=/usr/lib/oracle/12.1/client/network/

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MATLAB设计，FPGA实现，联合ISE和Modelsim仿真的FIR滤波器设计

摘要：本文首先利用MATLAB产生两个频率不一样的正弦信号，并将这两个正弦信号相加，得到一个

混叠的波形；然后利用MATLAB设计一个FIR低通滤波器，并由Verilog实现，联合ISE和Modelsim仿真，实现滤除频率较高的信号，并将滤波后的数据送到MATLAB中分析。

本文首先介绍FIR滤波器的基本原理，然后从目前最流行的的设计方式入手，逐步介绍FIR滤波器的设计，其流程图如图1所示：

MATLAB产生仿真所需要的输入信号在Modelsim中用Verilog编写仿真测试文件以十六进制的格式存放到.txt格式的文本文件中通过系统函数$readmemh读入.txt格式的仿真数据在Modelsim中做功能仿真和时序仿真调用$fopen函数打开另外一个数据文件在MATLAB中将仿真输出输出读入一个数组做分析调用$fdisply函数将仿真的结果写入上述打开的文件 图1

一、

FIR滤波器的基本原理：

数字

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图3

用MATLAB回读C盘根目录下的matlab_wave_data.txt文件，验证存入的波形数据是否正确，MATLAB代码如下：

fid = fopen('c:/matlab_wave_data.txt','r'); for i = 1 : 5001;%一共有5001个数据

num(i) = fscanf(fid, '%x', 1);%从fid所指的文件中，以16进制的方式读出一个数据 end fclose(fid); figure(2); plot(num,'b');

legend('MATLAB从txt文件中读出的原始叠加波形数据'); title('直接回读MATLAB产生的两个正弦信号的叠加波形'); 显示的波形如图4所示：

1

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图4

对比图4和图2中的叠加波形，可知以上操作的正确性。 1) 用MATLAB设计FI

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图3

用MATLAB回读C盘根目录下的matlab_wave_data.txt文件，验证存入的波形数据是否正确，MATLAB代码如下：

fid = fopen('c:/matlab_wave_data.txt','r'); for i = 1 : 5001;%一共有5001个数据

num(i) = fscanf(fid, '%x', 1);%从fid所指的文件中，以16进制的方式读出一个数据 end fclose(fid); figure(2); plot(num,'b');

legend('MATLAB从txt文件中读出的原始叠加波形数据'); title('直接回读MATLAB产生的两个正弦信号的叠加波形'); 显示的波形如图4所示：

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图4

对比图4和图2中的叠加波形，可知以上操作的正确性。 1) 用MATLAB设计FI

实验四 增量调制编译码的MATLAB仿真

一、实验目的

1. 掌握利用MATLAB进行仿真的方法； 2. 理解增量调制编译码的原理； 3. 理解自适应增量调制的原理。

二、实验仪器及软件

电脑、MATLAB7.0软件

三、实验原理

增量调制简称ΔM或DM，它是继PCM后出现的有一种模拟信号数字传输的方法，可以看成是DPCM的一个重要特例。其目的在于简化语音编码方法。

ΔM与PCM虽然都是用二进制代码去表示模拟信号的编码方式。但是，在PCM中，代码表示样值本身的大小，所需码位数较多，从而导致编、译码设备复杂；而在ΔM中，它只用一位编码表示相邻样值的相对大小，从而反映出抽样时刻波形的变化趋势，与样值本身的大小无关。

1. 简单增量调制编译码的基本思想

为了说明这个概念，我们来看图4 -1。图中，m(t)代表时间连续变化的模拟信号，我们可以用一个时间间隔为Δt， 相邻幅度差为+σ或-σ的阶梯波形m’(t)来逼近它。只要Δt足够小，即抽样速率fs=1/Δt足够高，且σ足够小，则阶梯波m’(t)可近似代替m(t)。其中，σ为量化台阶，Δt=Ts为抽样间隔。

阶梯波m’(t)有两个特点：第一，在每个Δt间隔内， m’(t)的幅值不变；第二，相邻间隔的幅

基于MATLAB的调制解调与信道编译码仿真

摘要：在当前飞速发展的信息时代，随着数字通信技术计算机技术的发展，以及通信网络与计算机网络的相互融合，信息技术已成为21世纪社会国际化的强大动力。Matlab软件包含众多的功能各异的工具箱，涉及领域包括：数字信号处理、通信技术、控制系统、神经网络、模糊逻辑、数值统计、系统仿真和虚拟现实技术等。作为一个功能强大的数学工具软件，在很多领域中得到了广泛的应用。

本文利用Matlab对通信进行仿真实验，实现信号从信源到信宿过程的模拟并获得信噪比与误码率的曲线图。在仿真中研究了无记忆相位调制和幅度调制和检测，对信号进行了线性分组码的编码，并对伴随式译码和最小汉明距离译码方式进行了仿真 关键字：MATLAB仿真；调制；编码；信噪比；误码率 1 .简介

1.1 课程设计的目的

1. 掌握建立通信系统仿真的基本过程。

2. 熟悉无记忆相位调制和幅度调制和检测的基本原理。 3. 熟悉线性分组码的编码实现方法。

4. 掌握伴随式译码和最小汉明距离译码的基本原理。 5. 掌握MATLAB编程和调试方法。 1.2 课程设计内容

1.二进制和四进制相移键控调制仿真设计 2.四进制幅度调制仿真设计

3.二进制对称信

ISE 综合面积报告分析

http://blog.sina.com.cn/s/blog_8383808c0100ywmw.html

Ref: http://www.baisi.net/viewthread.php?tid=307745 【原创】如何知道你的FPGA设计等效于多少门

FPGA的最终面积不但和要实现的功能有关，而且和不同人的不同设计方法有关，比如同样一个buffer，用block memory 和 coregen 的方法可能面积很省，但是如果直接用RTL编码产生，而且不幸没有综合成blockmem而是综合成了一大堆的寄存器和LUT则面积会很大，大到不可想象 （我有个这样的经历）。所以要在设计前就估计出面积不太可行。除非公司开发的产品有很强的延续性，那样的话可以根据原来的项目进行近似的推算，这是可能 的。 那么在ISE里面如何看到自己设计的部分的面积呢 1. 在ISE项目中打开“view design summary”。

在右侧design summary窗口中选择“detailed reports”中的“map report”。 2. 出现如下所示的内容。我们分析一下。 Design Summary

Logic Util