数字电路触发器

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精品文档

一、简答题：

1、获取矩形脉冲波形的途径有哪两种？

（1）一种方法是利用各种形式的多谐振荡器电路直接产生所需要的矩形脉冲。（2）另一种方法是通过各种整形电路把已有的周期性变化波形变换为符合要求的矩形脉冲。其前提条件是，能够找到频率和幅度都符合要求的一种已有的电压信号。

2、施密特触发器在性能上有哪两个重要特点？

（1）输入信号从低电平上升的过程中，电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同。

（2）在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。

3、施密特触发器有哪些用途？

（1）可以将边沿变化缓慢的信号波形整型为边沿陡峭的矩形波。

（2）可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。

4、单稳态触发器的工作特性具有哪些显著特点？

（1）它具有稳态和暂稳态两个不同的工作状态。

单稳只有一个稳定的状态。这个稳定状态要么是0，要么是1。在没有受到外界触发脉冲作用的情况下，单稳态触发器保持在稳态；

（2）在外界触发脉冲作用下，能从稳态翻转到暂稳态，（假设稳态为0，则暂稳态为1）。在暂稳态维持一段时间以后，再自动返回稳态。

（3）单稳态触发器在暂稳态维持的时间长短仅仅取决于电路本身的参数，与触发脉冲的

4.6 触发器使用中应注意的问题

4.6.1 触发器的电路结构与逻辑功能的关系

在 图4-6-1中, 图(a)所示为同步触发器。同步触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，属于电平触发方式。图示为高电平触发，要求在CP＝l时输入信号保持不变，以防空翻。

图(b)所示为主从JK触发器，只在CP下降沿时改变状态，能克服空翻。但它在CP＝1期间也可接收并存储输入信号，所以要求CP＝l时JK保持不变，以防误翻。它在CP＝l的全部期间内都可以接收输入端的噪声干扰，故抗干扰能力差。JK触发器属于主从触发方式，CP下降沿时翻转。

图(c)所示为利用传输延迟时间的TTL边沿JK触发器，只在CP下降沿时改变状态，而且它只在极短时间内接收输入信号，只要这时J、K保持不变即可。故接收输入端噪声干扰的时间极短，只有1tpd 。 抗干扰能力强。它属于边沿触发方式，CP下降沿触发。

图(d)所示为CMOS边沿JK触发器，也是边沿触发方式；但它是CP上升沿触发。要求在CP上升沿来到之前，J、K信号在tset内保持不变。它接收输入干扰的时间也只有tset，故抗干扰能力也较强。

图(e)所示为维持阻塞D触发器，采用边

4.6 触发器使用中应注意的问题

4.6.1 触发器的电路结构与逻辑功能的关系

在 图4-6-1中, 图(a)所示为同步触发器。同步触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，属于电平触发方式。图示为高电平触发，要求在CP＝l时输入信号保持不变，以防空翻。

图(b)所示为主从JK触发器，只在CP下降沿时改变状态，能克服空翻。但它在CP＝1期间也可接收并存储输入信号，所以要求CP＝l时JK保持不变，以防误翻。它在CP＝l的全部期间内都可以接收输入端的噪声干扰，故抗干扰能力差。JK触发器属于主从触发方式，CP下降沿时翻转。

图(c)所示为利用传输延迟时间的TTL边沿JK触发器，只在CP下降沿时改变状态，而且它只在极短时间内接收输入信号，只要这时J、K保持不变即可。故接收输入端噪声干扰的时间极短，只有1tpd 。 抗干扰能力强。它属于边沿触发方式，CP下降沿触发。

图(d)所示为CMOS边沿JK触发器，也是边沿触发方式；但它是CP上升沿触发。要求在CP上升沿来到之前，J、K信号在tset内保持不变。它接收输入干扰的时间也只有tset，故抗干扰能力也较强。

图(e)所示为维持阻塞D触发器，采用边

基 于 CMOS 的 D 触 发 器 的 设 计

一、设计目的：

1、进一步熟悉cadence软件的使用； 2、掌握cadence的原理图编辑及修改方法； 3、掌握cadence前仿的参数设置和方法； 4、掌握D触发器的功耗、截止频率和瞬态仿真。

二、设计和原理：

触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。D触发器在CLK 有效电平期间将D的状态输出。用CMOS 做器件是集成电路的发展方向。本次实验设计是用MOS 器件设计一个D触发器。通过D触发器的功能设计电路图，再转换为MOS 器件的电路。

设计主要是根据D触发器的特性来设计的。根据它的特性表画原理图

D触发器的功能表如下；

当CLK = 1 时触发器的Q*=D；当CLK = 0，触发器将保持不变，即Q*=Q。

D触发器的原理图：

和主要参数：

三、设计仿真：

1、瞬态仿真 ①放参数设置

②仿真结果

2、功耗仿真 ①电流波形

②平均电流值

触发器与时序逻辑电路 77页

电子技术基础主编 李中发 制作 李中发2004年1月

触发器与时序逻辑电路 77页

第8章 触发器与时序逻辑电路

学习要点 触发器的工作原理及逻辑功能

时序逻辑电路的分析方法 寄存器、计数器的工作原理及构成

555定时器的工作原理及其应用

触发器与时序逻辑电路 77页

第8章 触发器与时序逻辑电路 8.1 双稳态触发器8.2 寄存器

8.3 计数器8.4 555定时器

触发器与时序逻辑电路 77页

8.1 双稳态触发器触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。 所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。

触发器与时序逻辑电路 77页

8.1.1 RS触发器1、基本RS触发器信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，Q Q

电 路 组 成 和 逻 辑 符 号

Q & & SD

数字电路实验报告

实验三 RS触发器与集成触发器

一、实验目的

1、掌握触发器的逻辑功能及其测试方法； 2、学习触发器简单的典型应用。 二、实验器材

1、直流稳压电源、数字逻辑电路实验箱、万用表、示波器； 2、74LS00、74LS02、74LS04、74LS74、74LS76（或74LS112）。 三、实验原理

1、基本RS触发器

用与非门（74LS00）构成的基本RS触发器 如图3-1（a）所示，R、S端为低电平有效； 用或非门（74LS02）构成的基本RS触发器 如图3-1（b）所示，R、S端为高电平有效。

2、集成D触发器

触发器的复位和置位功能：

只要R L,不论其他输入是何种状态， 触发 器的输出立即强制变成Q H，同时Q L；只 要S L，不论其他输入是何种状态触发器的输 出立即强制变成Q H，同时Q L。复位和 置位完成后，必须使 H和S H。 3、JK触发器

当CP=0时，R=S=1，触发器维持原状态不变； 当CP=1时，Qn 1 JQ KQ，即为 J=0，Q=0，Qn 1 Q； J=0，K=1，Qn 1 0； J=1，K=0，Qn 1 1； J=1，K=1，Qn 1 Q；

四、实验内容和步骤

根据电路图建立

一、实验目的

1）理解触发器的用途、类型和工作原理

2）掌握利用T-SQL语句创建和维护触发器的方法 3）掌握利用企业管理器创建、维护触发器的方法

二、实验内容

说明：在所有触发器取名时，请各位同学在所给定的名称后加上下划线及学号后四位数字构成自己的实验触发器名。如：deltr_20051101.各触发器中的所用到的参数变量名自取。 1、利用企业管理器创建与维护触发器 （1）创建简单触发器

创建一个触发器stu_modify在修改student表后，显示一个提示信息，告诉用户有多少行数据被修改了。 创建步骤：

create trigger stu_modify on student

after insert,delete,update as

print '（所影响的行数为:'+cast(@@rowcount as varchar(10))+'行'; 触发器的触发执行测试语句（T-SQL）：

update Student_20083386 set sex='男'

where sno='20050001'

执行结果：

（2）修改触发器

修改stu_modify触发器，使其为一个加密触发器。（提示：加wit

触发器与时序逻辑电路 77页

电子技术基础主编 李中发 制作 李中发2004年1月

触发器与时序逻辑电路 77页

第8章 触发器与时序逻辑电路

学习要点 触发器的工作原理及逻辑功能

时序逻辑电路的分析方法 寄存器、计数器的工作原理及构成

555定时器的工作原理及其应用

触发器与时序逻辑电路 77页

第8章 触发器与时序逻辑电路 8.1 双稳态触发器8.2 寄存器

8.3 计数器8.4 555定时器

触发器与时序逻辑电路 77页

8.1 双稳态触发器触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。 所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。

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8.1.1 RS触发器1、基本RS触发器信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，Q Q

电 路 组 成 和 逻 辑 符 号

Q & & SD

单稳态触发器

单稳态触发器只有一个稳定状态，在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂态，该暂态维持一段时间又回到原来的稳态。

一、用555定时器构成单稳态触发器：

1.电路组成

如图6-7所示，其中R、C为单稳态触发器的定时元件，它们的连接点Vc与定时器的阀值输入端（6脚）及输出端Vo'（7脚）相连。单稳态触发器输出脉冲宽度tpo=1.1RC。

Ri、Ci构成输入回路的微分环节，用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内，一般tpi>5RiCi，通过微分环节，可使Vi'的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若输入信号的负脉冲宽度tpi本来就小于tpo，则微分环节可省略。 定时器复位输入端（4脚）接高电平，控制输入端Vm通过0.01uF接地，定时器输出端Vo（3脚）作为单稳态触发器的单稳信号输出端。

2.工作原理

单稳态触发器

当输入Vi保持高电平时，Ci相当于断开。输入Vi'由于Ri的存在而为高电平Vcc。此时，①若定时器原始状态为0，则集电极输出（7脚）导通接地，使电容C放电、Vc=0，即输入6脚的信号低于2/3Vcc，此时定时器维持0不变。

②若定时器原始状态为1，则集电极输出（7脚）对地断开，Vc