eda四选一数据选择器实验报告

《集成电路设计实践》报告

题目： 8选1数据选择器 院系： 自动化学院电子工程系 专业班级： 微电 学生学号： 学生姓名： 指导教师姓名： 职称： 起止时间： 2015-12-21---2016-1-9

成绩：

一、设计任务

1) 依据8选1数据选择器的真值表，给出八选一

MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）；

2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；

3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-

《组合逻辑电路的分

析与设计》

十六选一数据选择器

院系：电子与信息工程学院

1

十六选一选择器

一、实验目的

1、熟悉中规模集成数据选择器的逻辑功能及测试方法。 2、学习用集成数据选择器进行逻辑设计。

二、实验仪器及材料

1、数字电路实验箱。 2、数字万用表。

3、数据选择器74LS151两片。 4、导线。

三、实验原理

1、8选1数据选择器74LS151的简介

74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，S为使能端，低电平有效。

（1）使能端S＝1时，不论C～A状态如何，均无输出（Y＝0，S＝1），多路开关被禁止。

（2）使能端S＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。

如：CBA＝000，则选择D0数据到输出端，即Y＝D0。

如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。2、74LS151的引脚图如下图（一）所示：

2

图（一）

3、74LS151的功能表如下表

使用if_then语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity ze is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end ze;

architecture ab of ze is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin

if s<=\elsif s<=\elsif s<=\else y<=d; end if;

end process; end ab;

使用case语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity xuan is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end xuan;

architecture ab of xuan is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin case s is

使用if_then语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity ze is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end ze;

architecture ab of ze is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin

if s<=\elsif s<=\elsif s<=\else y<=d; end if;

end process; end ab;

使用case语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity xuan is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end xuan;

architecture ab of xuan is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin case s is

浙江万里学院实验报告

课程名称：电子技术基础 实验名称：数据选择器实验 专业班级：信息工程131姓名:大帅哥 一、实验目的

1.熟悉74LS153型数据选择器的逻辑功能； 2.了解74LS153的应用。 二、实验设备及器件 1.TD-DS实验箱

2.74LS02 2 输入端或非门 1 片 3.74LS04 六反相器1 片

4.74LS153 双四选一数据选择器1片 三、内容

1. 74LS153逻辑功能测试

成绩：__________ 教师：__________

S 1 0 0 0 0 A1 X 0 0 1 1 A0 X 0 1 0 1 Y 0 D11 D11 D12 D13 2.选择器的级联

(其他图类似，所以就省略)

3用数据选择器实现逻辑函数

74LS153有2位地址输入，能产生任何形式的三变量以下的逻辑函数。使用4选1数据选择器产生三变量逻辑函数：

S A1 A0 Y 0 1 0 0 1 0 1 1 0 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 D10 D20 D11 D12 D21 D13 D22 D23 数据选择器的输出就是所要求的逻辑函数Z。按下图所示接线并验证。

(其他图

类似，所以省略) A

Verilog——八选一选择器

八选一选择器

一、

实验目的

编写一个八选一的选择器，并在verilog软件上进行仿真。 二、

代码

1、 源代码

（1）用数据流描述的八选一多路选择器模块，采用了逻辑方程

module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;

input i0,i1,i2,i3,i4,i5,i6,i7; input s2,s1,s0;

assign out=

s2?(s1?(s0?i7:i6):(s0?i5:i4)):(s1?(s0?i3:i2):(s0?i1:i0)); endmodule

（2）用数据流描述的八选一多路选择器模块，采用了条件操作语句

module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;

input i0,i1,i2,i3,i4,i5,i6,i7; input s2,s1,s0;

assign out=(~s2&~s1&~s0&i0)| (~s2&~s1&s0&i1)| (~s2&s1&~s0&i2

计算机组成原理实验报告

——实验一 多路选择器的设计与实现

专 业： 计算机科学与技术（师范） 姓 名：XXX 学 号： 指导老师： 完成日期：

一、 实验目的

1、回顾多路选择器的原理 2、熟悉Logisim软件的使用方法

3、熟悉

ISE软件的开发过程

4、锻炼使用VHDL语言面熟硬件的能力 5、熟悉Digilent Nexy3 FPGA开发板

二、 实验内容

用两种方法实现一个两位数据的2选1多路选择器 1、用Logisim软件设计2选1多路选择器并进行仿真

2、使用VHDL语言设计2选1多路选择器，并在ISE环境 下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进行验证

三、 实验过程

第一部分：用Logisim实现2选1多路选择器 Step 1：创建工程

2选1多路选择器的逻辑表达式：Z=（A* S）+

（B*S），由此可知一个2选1多路选择器

实验四 数据选择器及其应用

一、实验目的

1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法

二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

图4－1 4选1数据选择器示意图 图 4－2 74LS151引脚排列

表4－1 输 入 S 输 出 A0 × 0 1 0 1 0 1 0 1 Q 0 D0 D1 D2 D3 D4 D5 D6 D7 Q A2 × 0 0 0 0 1 1 1 1 A1 × 0 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 0 1 D0 D1 D2 D3 D4 D5 D6 D7 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、

16选1等类别。

数据选择器的电路结构一般由与或门阵列组成，也有用传输门

实验四 数据选择器及其应用

一、实验目的

1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法

二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

图4－1 4选1数据选择器示意图 图 4－2 74LS151引脚排列

表4－1 输 入 S 输 出 A0 × 0 1 0 1 0 1 0 1 Q 0 D0 D1 D2 D3 D4 D5 D6 D7 Q A2 × 0 0 0 0 1 1 1 1 A1 × 0 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 0 1 D0 D1 D2 D3 D4 D5 D6 D7 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、

16选1等类别。

数据选择器的电路结构一般由与或门阵列组成，也有用传输门

实验二 4选1数据选择器的设计

实验学时：2学时 实验类型：设计 实验要求：必做

一、实验目的

通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。

图1 4选1数据选择器原理图

图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。

三、实验内容

设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤

1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。

2）保存好原理图