锁相环

通俗点说，设置PLL锁相环就相当于超频，单片机超频的原因和PC机是一个道理。 分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY，这也和PC机南北桥的原理类似。相对来说，PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。只是大家也不要太贪，设置太高相对来说不够稳定，进行过PC机超频的应该很有 体会，一般我们现在用的XS128我觉得设置在80MHz是比较合适的，相比前几届比赛用的DG128，这个频率已经蛮高的了。还有就是 SYNR,REFDV只有在CLKSEL_PLLSEL=0的情况下才能写入，不过这是系统默认状态。 多半大家可能还会有以下几点疑问： 1.PLL锁相环怎么设置？

答：通过写REFDV（CRG参考分频寄存器）和SYNR（CRG合成器寄存器）进行设置 2.代码里while(!CRGFLG_LOCK);这句是干什么的？ 答：时钟校正同步

3.为什么代码中会有多多少少的几句空语句？

答：锁相环从设定到最后稳定还是需要一点点时间的，所以需要加几条空指令

OSC、FOSC、OSCCLK：我认为这三者一样，是振荡器频率，即是我们外加晶振频率

SYNR 时钟合成寄存器

VCOFRQ[7:6]：不知道，跪求高人解答！

几种常见锁相环分析

并网变换器对锁相环的基本要求：

（1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。

（2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。

（3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。 （4）要求锁相方法对畸变电压要有很强的抑制作用。

（5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式

1、 基于低通滤波器的锁相方法

Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。

原理及R

优点

1锁相环的基本原理

1.1 锁相环的基本构成

锁相环路（PLL）是一个闭环的跟踪系统，它能够跟踪输入信号的相位和频率。确切地讲，锁相环是一个使用输出信号（由振荡器产生的）与参考信号或者输入信号在频率和相位上同步的电路。在同步（通常称为锁定）状态，振荡器输出信号和参考信号之间的相位差为零，或者保持常数。

如果出现相位误差，一种控制机理作用到振荡器上，使得相位误差再次减小到最小。在这样的控制系统中，实际输出信号的相位锁定到参考信号的相位，因而我们称之为锁相环。

锁相环在无线电技术的许多领域，如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用，已经成为现代模拟与数字通信系统中不可缺少的基本部件。

锁相环通常由鉴相器（PD），环路滤波器（LF）和压控振荡器（VCO）三个基本部件组成。如图1-1所示：

ui(t) ud(t) uc(t) uo(t) PD LF VCO

图1-1 锁相环的基本构成

在PLL中，PD是一个相位比较器，比较基准信号（输入信号）ui（t）与输出信号

uo（t）之间的相位偏差?e(t)，并由此产生误差信号ud(t)；LF是一个低通滤

锁相环仿真

1.锁相环的理论分析 1．1锁相环的基本组成

锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图示：

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。

1．2锁相环的工作原理 1.2.1鉴相器

锁相环中的鉴相器（PD）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示：

鉴相器的工作原理是：设外

锁相环：跟踪、锁定交流信号的相位，还可提供有关信号的频率和幅值信息。 锁相环可以实时调整、自动控制，以保证相位的同步。软件锁相环相比于硬件锁相具有设计方便、修改灵活的优点，不需要复杂的硬件电路即可实现相关功能。

单相软件锁相环（SPLL）有两种设计思路。一是基于单相变量的设计思路，而是基于两相正交变量的设计思路。 一、基于单相变量的设计思路

1、基于虚拟平均无功鉴相的单相锁相环

?假设输入电压基波分量ei?Vcos?，令鉴相器输出的电压相位为?，那么定义一虚拟

电流i?sin?，并定义两者的乘积为虚拟无功电流，取出其中的2次谐波后，即为虚拟无功功率平均值p。通过闭环控制使p=0，从而实现相位锁定。

结构简单，但是采用了低通滤波器，因此会有较大系统延迟；若输入信号中有谐波存在，则会在鉴相输出信号中引入响应谐波信号，使得低通滤波器难以设计实现要求。

2、基于输入信号重构的单相锁相环

采用自适应滤波理论来重构其输入信号的基频分量，相位角不需要经任何延迟，从鉴相器输出端直接得到。

具有较大好的动态快速性，但是对电网电压谐波较为敏感。

二、基于两相正交变量的单相锁相环

1、基于延迟法虚拟两相的单相锁相环

采用90°延迟模块产生与输入电网电压信号V?

锁相环：跟踪、锁定交流信号的相位，还可提供有关信号的频率和幅值信息。 锁相环可以实时调整、自动控制，以保证相位的同步。软件锁相环相比于硬件锁相具有设计方便、修改灵活的优点，不需要复杂的硬件电路即可实现相关功能。

单相软件锁相环（SPLL）有两种设计思路。一是基于单相变量的设计思路，而是基于两相正交变量的设计思路。 一、基于单相变量的设计思路

1、基于虚拟平均无功鉴相的单相锁相环

?假设输入电压基波分量ei?Vcos?，令鉴相器输出的电压相位为?，那么定义一虚拟

电流i?sin?，并定义两者的乘积为虚拟无功电流，取出其中的2次谐波后，即为虚拟无功功率平均值p。通过闭环控制使p=0，从而实现相位锁定。

结构简单，但是采用了低通滤波器，因此会有较大系统延迟；若输入信号中有谐波存在，则会在鉴相输出信号中引入响应谐波信号，使得低通滤波器难以设计实现要求。

2、基于输入信号重构的单相锁相环

采用自适应滤波理论来重构其输入信号的基频分量，相位角不需要经任何延迟，从鉴相器输出端直接得到。

具有较大好的动态快速性，但是对电网电压谐波较为敏感。

二、基于两相正交变量的单相锁相环

1、基于延迟法虚拟两相的单相锁相环

采用90°延迟模块产生与输入电网电压信号V?

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置.

公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2

void INIT_PLL(void) {

CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间

while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 }

飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率 PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。 分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。 总线频率设置过程 1、禁止总中断

2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCL

锁相环仿真

1.锁相环的理论分析

1．1锁相环的基本组成

锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相

环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图示：

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u

D

（t）电压信号输出，该信号经低通滤

波器滤波后形成压控振荡器的控制电压u

C

（t），对振荡器输出信号的频率实施控制。

1．2锁相环的工作原理

1.2.1鉴相器

锁相环中的鉴相器（PD）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示：

鉴相器的工作原理是：设外界输入的信号电压和

高稳定度锁相环设计

【摘要】在当前形势下，随着通信及电子系统的发展，锁相环电路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环电路是无线收发系统的重要组成部分，为适应无线通信技术的进步，近年来发展十分迅速。本文介绍一种高稳定度和相位噪声的锁相环设计，其包括器件的选取、环路的设计、软件的编写以及电路的测试和应该注意的问题。

【关键词】锁相环；高稳定度；相位噪声 一、引言

本文介绍一种高稳定度和相位噪声的锁相环设计，适用于对频率源指标要求较高，锁定时间要求较低的场合，而且相对于单个高稳定度和相位噪声的频率源来说成本较低。

锁相环电路是一种以消除频率误差为目的的反馈控制电路，它的基本原理是利用相位误差电压取消除频率误差，所以当电路达到平衡之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。而且锁相环电路还具有科研不用电感线圈、易于集成化、性能优越等许多有点，因此广泛用于通信、雷达、制导、导航、仪表和电机都方面。

图1是一个锁相环的构成框图，PLL电路基本上由下述三大部分组成： 鉴相器（phase Detector或phase Comparator）鉴相器用于检测两个输入信号的相位差；环路滤波器

实验一 模拟锁相环模块

一、实验原理和电路说明

模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。

TPP01256KbitpsHDB3TESTKP02跳线器TPP02UP03A放大器TPP03UP04分频器64KHzUP01UP03B带通滤波器f0=256KHz?4环路64KHz滤波器UP02分频器VCOTPP05?8512KHzTPP04TPP07TPP06图2.1.1 模拟锁相环组成框图 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器

UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放