EDA综合

本 科 生 毕 业 论 文 （申请学士学位）

论文题目 综合计时系统的设计 作者姓名 刘建 所学专业名称 电子科学与技术 指导教师 丁健

2011年 4 月 13 日

学 号：论文答辩日期：指 导 教 师：2007210041 2011年 月

（签字）

日

滁州学院本科毕业设计（论文）原创性声明

本人郑重声明：所呈交的设计（论文）是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果。本人完全意识到本声明的法律后果由本人承担。

作者签名： 刘建 2011年 4 月13 日

目录

摘要………………………………………………………………………………………………..1 Abstract…………………………………………………………………………………………….1 1. 绪论

1.1计时器发展

EDA综合课程设计实验报告

题 目：设计一个全双工院 系：学 号：姓 名：教 师：时 间：

UART电路 XXXX学院 XXXXX 严XX 林XX 2012.06.02

1 课程设计的摘要原理 ..................................................................... 2 2 设计一个全双工UART电路，具体要求如下： ........................... 6 3． UART设计 .................................................................................. 7 3.1 UART结构 ..............................................................

eda

一、如图1所示，电路为二级电压串联负反馈的放大电路，其中Vs为VAC/SOURCE，其属性设置为默认值。三极管Q2N3904的模型参数为默认值。试用EWB软件作如下的分析：（1）求直流工作点；（2）求无负反馈（即无电阻Rf）时的输入电阻、输出电阻、电压增益和上限截止频率；（3）当电阻Rf分别为6.2k?、15k?和30k?时的反馈深度，并总结反馈深度对放大电路性能的影响。（25分）

VccRc2Rc1Rb15.1k300kCb2VinCb12.2uQ12.2uQ2N3904RfR5Q2N3904300kQ22.2uCb3VoutRb35.1k12Vdc0Rs200Re16.2kR2b300Rb4Vs1Vac20k20kRe3Ce20VdcRe282010uCe168010u0

Ib=1.11uA, Ic=126.121uA, Uce=11.242；

5k

图二

Ui=986.856mV, Ii=77.076uA, Uo=3.118V; Ri=Ui/Ii=986.856mV/77.076uA=12.8K。

Uo1=5.193V;

Ro=(Uo1/Uo-1）*R5=3.4K

1. wire型变量与reg型变量有什么本质区别？它们可以用于什么类型语句中？ 2. 阻塞赋值与非阻塞赋值有何区别？

1. 用Verilog设计一个3-8译码器。

2. 设计一个异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。参考例3-22

CNT10clkrstenloaddata[3..0]coutdout[3..0] module CNT10(clk,rst,en,load,cout,dout,data); input clk,en,rst,load; input [3:0] data; output[3:0] dout; output cout; reg [3:0] q1; reg cout; assign dout=q1; always@(posedge clk or negedge rst or negedge load) begin if(!rst) q1<=0; else if(!load) q1<=data; else if(en) begin if (q1<9) q1<=q1+1; else q1<=4'b0000; end end always@(q1) if(q1==4'h9) cout=1'b1; else cout=1'b0;

endmodule

3. 设计一个功能类似74LS160的计数器。

74160LDNABCDENTENPCLRNCLKinstQAQBQCQDRCO 4. 设计一个含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL

可编程逻辑器件设计技巧

1. 什么是.scf？

答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.

1． 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram

读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？

答：建议将所有控制和时钟信号都从PLD输出, 因为SDRAM对时钟偏移(clock skew)很敏感, 而Altera的器件PLL允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM的设计, Altera的器件PLL必须生成SDRAM时钟信号.

要利用SDRAM作为数据或程序存储地址来完成设计, 是采用MegaWizard还是Plug-In Manager来将一个PLL在采用Quartus II软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量, 然后在Plug-In manager中创建ALTCLKLOCK(I/P菜单)变量. 可以将PLL设置成多个, 或

一．CPLD和FPGA的主要区别

1. 结构上的不同:CPLD-乘积项 FPGA-基于查找表(LUT) 2. 集成度的不同

CPLD：500 - 50000门；FPGA：1K – 几千万门 3 应用范围的不同

CPLD逻辑能力强而寄存器少（1K左右）， 适用于控制密集型系统；FPGA逻辑能力较弱但寄存器多，适于数据密集型系 CPLD CPLD逻辑密集型----适于简单逻辑功能 逻辑密集型----适于简单逻辑功能2、中小规模（1000 ~ 50000） 2、中小规模（1000 ~ 50000）3、布线延迟固定，时序特性稳定 3、布线延迟固定，时序特性稳定4、编程数据不丢失，电路简单 4、编程数据不丢失，电路简单5、保密性好 5、保密性好 HDL功能： HDL功能 数字系统设计、综合（部分语法支持）

二．Verilog HDL适用的描述层次：

1、系统级（System） 部分可物理实现，主要用于仿真 2、算法级（Alogrthem） 部分可物理实现，主要用于仿真 3、寄存器传输级（RTL）可完全物理实现，用于电路设计 4、逻辑级（Logic） 可完全物理实现，

实验一 应用QuartusII 完成完成LED 的驱动的驱动

一、实验目的

通过此实验让学生逐步了解、熟悉和掌握FPGA 开发软件QuartusII 的使用方法及Verilog HDL 的编程 方法。 2、实验内容

实验平台 （EP2C5 核心板）上有 8个发光二极管 ，其中一个发光二极管的硬件原理图如图 1.1 所示,其他的发光二极管原理图与此类似。

本实验的内容是点亮EDA-MK-01模块上的4个发光二极管。 3、 实验原理

FPGA 器件同单片机一样，为用户提供了许多灵活独立的输入/输出 I/O 口。FPGA 每个 I/O 口可以配置为输入、输出、双向 I/O、集电极开路和三态门等各种组态。作为输出口时，FPGA 的 I/O 口可以吸入最大为 24mA 的电流，可以直接驱动发光二极管 LED 等器件。所以只要正确分配并锁定引脚后，在相应的引脚上输出低电平“0”，就可以实现点亮该发光二极管的功能。 4、实验步骤

1）使用QuartusII建立工程

每个开发过程开始时都应建立一个 QuartusII 工程，QuartusII 是以工程的方式对设计过程进行管理，QuartusII工程中存放创建FPGA配置文件需要的所有设置和设计文件。

《EDA技术与项目训练》课程试题库-EDA试卷 选择题

1. 一个项目的输入输出端口是定义在 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体

2. 描述项目具有逻辑功能的是 。 A. 实体 B. 结构体 C. 配置 D. 进程

3. 关键字ARCHITECTURE定义的是 。 A. 结构体 B. 进程 C. 实体 D. 配置

4. MAXPLUSII中编译VHDL源程序时要求 。

A. 文件名和实体可以不同名 B. 文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定 5. 1987标准的VHDL语言对大小写是 。 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感

6. 关于1987标准的VHDL语言中，标识符描述正确的是 A. 必须以英文字母开头

可编程逻辑器件设计技巧

1. 什么是.scf？

答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.

1． 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram

读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？

答：建议将所有控制和时钟信号都从PLD输出, 因为SDRAM对时钟偏移(clock skew)很敏感, 而Altera的器件PLL允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM的设计, Altera的器件PLL必须生成SDRAM时钟信号.

要利用SDRAM作为数据或程序存储地址来完成设计, 是采用MegaWizard还是Plug-In Manager来将一个PLL在采用Quartus II软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量, 然后在Plug-In manager中创建ALTCLKLOCK(I/P菜单)变量. 可以将PLL设置成多个, 或

EDA课堂作业

072092 20091003745 左国勇 7-5:

用于调用的LPM_ROM程序如下：

-- megafunction wizard: %ROM: 1-PORT% -- GENERATION: STANDARD -- VERSION: WM1.0 -- MODULE: altsyncram

-- ============================================================ -- File Name: data_rom.vhd -- Megafunction Name(s): -- altsyncram --

-- Simulation Library Files(s): -- altera_mf

-- ============================================================ -- ************************************************************ -- THIS IS A WIZARD-GENERATED FILE