数字电路计数器实验报告

实验八 计数器

一、实验目的

1． 熟悉由集成触发器构成的计数器电路及其工作原理。 2． 熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路

所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器

异步二进制加法计数器是比较简单的。图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器F

电子与信息工程学院电子技术基础

EDA实验报告

实验名称: EDA实验报告 实验类型：设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名：施婷婷

实验时间: 2017.10.23 指导老师：聂文亮成绩：

一、实验目的

1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言，了解VHDL语言的细节问题。 3、掌握异步计数器的原理

二、实验原理

a、系统原理框图

b、VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS

PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT

哈尔滨商业大学

计算机与信息工程学院

数字电路综合实验报告设计

题目: 电子时钟

专业班级: 11级电子信息工程 小组成员：李功凌 、卢志锦 指导老师：张晓兰

日期：2012年11月22日~12月11日

目录

1.功能描述；

2.总体设计及工作原理描述； 3.模块设计； 4.实验器材； 5.调试与故障分析； 6.心得体会； 7.参考文献； 8.电路图；

1.功能描述：

电子时钟可以由三个模块构造，一个24进制计时电路、两个60进制计时电路，分别作为时、分、秒三个模块。秒计时60时进位到分，计时，此时要求秒清零且继续计时；分计时60时进位到时，计时，此时要求分清零且继续计时。

74LS192的逻辑功能表 输入 CLR 1 0 0 0

CD4511的逻辑功能表

输入 LE BI LI D X X 0 0 0 0 0 0 X 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 X X 0 0 0 0 0 0 C X X 0 0 0 0 1 1 B X X 0 0 1 1 0 0 A X

哈尔滨商业大学

计算机与信息工程学院

数字电路综合实验报告设计

题目: 电子时钟

专业班级: 11级电子信息工程 小组成员：李功凌 、卢志锦 指导老师：张晓兰

日期：2012年11月22日~12月11日

目录

1.功能描述；

2.总体设计及工作原理描述； 3.模块设计； 4.实验器材； 5.调试与故障分析； 6.心得体会； 7.参考文献； 8.电路图；

1.功能描述：

电子时钟可以由三个模块构造，一个24进制计时电路、两个60进制计时电路，分别作为时、分、秒三个模块。秒计时60时进位到分，计时，此时要求秒清零且继续计时；分计时60时进位到时，计时，此时要求分清零且继续计时。

74LS192的逻辑功能表 输入 CLR 1 0 0 0

CD4511的逻辑功能表

输入 LE BI LI D X X 0 0 0 0 0 0 X 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 X X 0 0 0 0 0 0 C X X 0 0 0 0 1 1 B X X 0 0 1 1 0 0 A X

数字电路与逻辑设计实验报告

模323计数器设计实验报告

一、 实验内容

在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。

二、 实验步骤与过程分析 1、

建立工程。

打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析：

选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、 添加VHDL文件。

在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。

这里通过老师给出的代码进行修改且理解： cnt10.vhd如下：

1

数字电路与逻辑设计实验报告

分析：

和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时

目录

实验一 四位海明校验码的逻辑设计实验二 十六进制译码计数器的设计 实验三 脉冲分频逻辑电路的设计 实验四 八位数据串入并出逻辑设计 实验五 十六位运算器的逻辑设计 实验六 4Kx8bit存储器的25

2 6 10 16 20 计1

设

实验一 四位海明校验码的逻辑设计

实验目的：

掌握海明校验的编码原理以及设计、调试方法，巩固提高组合逻辑知识，培养实际动手能力。掌握总线的应用方法。掌握总线信息出错时发现错我和纠正错我的原理，掌握奇偶校验的原理，掌握海明校验编码原理以及设计、调试方法。 实验要求：

(1) 设计信息位为 4位的内存的海明校验逻辑电路,在读内存储器时,具有一位出 错报错和纠正一位错误的功能。

(2) 为了难其正确性,在读出信息的通路上,要串入造错用逻辑,位数自定。 (3) 奇偶发生器与海明校难器对同一位用一块奇偶校验集成块 实验原理： 检错和校错

由编码理论，任何一种编码是否具有检测和纠错能力，都与编码的最小距离有关，即任何两组合法代码间最少的二进制位数的差异，L-1=D+C（D>=C）L为编码的最小距离，D表示检测错误的位数；C表示纠正错误的

数字逻辑电路计数器

实验六数字逻辑电路计数器

一、实验目的

1、熟悉计数器、译码器和显示器的使用方法。

2、提高综合实践的技能。

3、设计十进制，并用译码器和显示器，显示计数结果。

二、实验仪器及器件

稳压电源一台，实验板一块，面包板一块。

集成电路74LS90、74LS160、74LS47 共阳极数码管。

三、实验内容及实验步骤

计数器是利用二进制代码进行工作的数字设备基本部件，其应用范围非常广泛。在许多场合，常常需要把记数、计算、测量或处理的结果直接用十进制形式显示出来。要达到这个目的，则必须有译码电路将计数器的二进制信息“翻译”

成十进制信息，再由数码管显示出来。

译码器是将二进制译成十进制的器件。这是我们选用的74LS47是BCD码七段译码器兼驱动器，其驱动共阳极数码管。使用共阳极数码管时，公共端接电源正极，其他七个端a、b、c、d、e、f、g由相应的译码器的输出驱动。驱动共阴极数码管可用74LS48等译码器驱动器驱动。

将计数器、译码驱动器、数码管连接起来，组成显示电器，如下图所示，图中7490由CP加入单次脉冲观察数码管的计数器显示功能。

数字逻辑电路计数器

该电路是一个典型的数字逻辑电路，通过对该电路的练习，可使学到的理论知识与实践联系起来，达到加深理解和学

暨南大学本科实验报告专用纸

课程名称EDA实验成绩评定

实验项目名称计数器电路设计指导教师郭江陵

实验项目编号03 实验项目类型验证实验地点B305

学院电气信息学院系专业物联网工程

组号：A6

一、实验前准备

本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。

二、实验目的

1、了解各种进制计数器设计方法

2、了解同步计数器、异步计数器的设计方法

3、通过任意编码计数器体会语言编程设计电路的便利

三、实验原理

时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8

实验三 译码器和数据选择器

姓名：

学号： 专业：

一、实验目的

1、熟悉并掌握RS、D、JK触发器的构成，工作原理和功能测试方法。 2、学会正确使用触发器集成芯片。

3、了解不同逻辑功能触发器FF相互转换的方法。 二、实验仪器及器材

74LS00 二输入端四“与非”门 1片 74LS74 双D触发器 1片 74LS112 双JK触发器 1片 三、实验内容

1、基本RS触发器（RS—FF）功能测试

两个TTL与非门首尾相接构成的基本RS—FF的电路图如图4.1所示。 （1）、按下面的顺序在Sd、Rd端加信号：

Sd=0 Rd=1 Sd=0 Rd=1 Sd=0 Rd=1 Sd=0 Rd=1

观察并记录FF的Q、Q端的状态，将结果填入表3.1中，并说明在上述各种状态下，FF执行的是什么功能？

表4.1 Sd 0 1 1 1 —

—

——

—

—

—

—

—

—

—

—

—

—

Rd 1 1 0 1 —Q 1 1 0 0 Qd 0 0 1 1 —逻辑功能 置1（置位） 保持（记忆） 置0（复位、清零） 保

实验六 中规模组合逻辑电路的设计

一、实验目的

⑴ 熟悉中规模集成电路的使用

⑵ 掌握用中规模集成电路设计组合逻辑电路的方法

二、实验预习

复习数据选择器和译码器的逻辑功能

三、实验器材

⑴ 直流稳压电源、数字逻辑实验箱

⑵ 74LS00、74LS20、74LS151、74LS138

四、实验内容和步骤

1．路灯控制电路

试用数据选择器设计一个路灯控制电路，要求在四个不同的地方都能独立地开灯和关灯。 解：依据题意列出真值表

画出卡洛图如下

表达式为：

X (ABC)(DDDDDDDD)

2．一位全减器

试用3－8译码器74LS138设计一位全减器。

卡洛图为：

Dn

表达式为：Cn 1 m1 m2 m3 m7 Y1Y2Y3Y7

D m1 m2 m4 m7 Y1Y2Y4Y7

五、思考题

总结使用中规模组合逻辑器件设计逻辑电路的一般方法。 答：

1.分析实验要求，列出实验变量以及真值表，然后画出卡洛图 2.根据卡洛图求出逻辑表达式 3.根据表达式设计电路图 4.根据电路图连接实际电路 5.验证电路的正确性