pg059 xilinx

PG059-AXI-INTERCONNECT

编辑者：

时 间：2014-12-16

Introduction介绍

Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：

? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：

AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位

? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备

Overview概述

AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr

PG059-AXI-INTERCONNECT

编辑者：

时 间：2014-12-16

Introduction介绍

Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：

? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：

AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位

? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备

Overview概述

AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr

PG059-AXI-INTERCONNECT

编辑者：

时 间：2014-12-16

Introduction介绍

Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：

? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：

AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位

? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备

Overview概述

AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr

前一段时间调试了xilinx的板子上跑代码，自己加IP核，看了它的约束文件，在网上找了一些讲语法的资料，自己整理了一下，我感觉在你了解了语法之后，确实得好好看一下它自己给出的约束，有些我自己没用到，我就没整理了。 1．约束文件的概念

FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件）， 可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为： 用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。 本节主要介绍UCF文件的使用方法。

UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。

NCF约束文件的语法和UCF文件相同，二者的区别在于： UCF文件由用户输入，NCF文件由综合工具自动生成，

当二者发生冲突时，以UCF文件为准，这是因为UCF的优先级最高。PCF文件可以分为两个部分：

一部分是映射产生的物理约束，另一部分是用户输入的约束，同样用户约束输入的优先级最高。

一般情况下，用户约束都应在UCF文件中完成，不建议直接修改 NCF文件和PCF文件。 2

芯片了解：

一、Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下，优先选择低成本器件。

1.spartan—3 Spartan-3系列FPGA

【15】

是为那些需要大容量、低价格电子应用的用户而设计的。该系统的8种FPGA

密度从5万到500万门。Spartan-3系列是在Spartan-IIE成功的基础上通过增加逻辑资源、增加内部RAM

容量、增加I/O引脚数量、增加时钟管理功能以及增加总体性能来实现的，很多增强的功能都来自于Virtex-II技术。这些结合了先进处理技术的改进，使得Spartan-3的性价比超出以前所能达到的水平。也为可编程逻辑器件提供了新的标准。由于异常的低价，Spartan-3可广泛地应用于各种电子设计，包括军工航天、宽带接入、家庭网络、投影电视、数字电视。Spartan-3还是替代ASIC的更佳选择。不同于通常的ASIC，FPGA减少了初期成本并缩短了开发周期。同时，FPGA的可编程性也使得它能在不需要考

前一段时间调试了xilinx的板子上跑代码，自己加IP核，看了它的约束文件，在网上找了一些讲语法的资料，自己整理了一下，我感觉在你了解了语法之后，确实得好好看一下它自己给出的约束，有些我自己没用到，我就没整理了。 1．约束文件的概念

FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件）， 可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为： 用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。 本节主要介绍UCF文件的使用方法。

UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。

NCF约束文件的语法和UCF文件相同，二者的区别在于： UCF文件由用户输入，NCF文件由综合工具自动生成，

当二者发生冲突时，以UCF文件为准，这是因为UCF的优先级最高。PCF文件可以分为两个部分：

一部分是映射产生的物理约束，另一部分是用户输入的约束，同样用户约束输入的优先级最高。

一般情况下，用户约束都应在UCF文件中完成，不建议直接修改 NCF文件和PCF文件。 2

1. IO_LXXY_# 用户IO引脚

XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号

2. IO_LXXY_ZZZ_# 多功能引脚

ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE

5.1.6 SelectIO模块

Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。

图5-24 I/O 片结构图

本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。

(1) SelectIO 的电气特性。

(2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。

(3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、 SelectIO IO 的电气特性

所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。

IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。

注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及内部逻辑的连接如图5-25

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍

注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚

XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号

2.IO_LXXY_ZZZ_# 多功能引脚

ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。

AWAKE：O，电源保存挂起模式的状态

Ｘｉｌｉｎｘ ＦＰＧＡ 引脚功能详细介绍

注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚

XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号

2. IO_LXXY_ZZZ_# 多功能引脚

ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AWAKE：