fpga数字时钟整点报时

总结设计报告

数字钟

2017-3-16

自动化B

鲁宇轩

设计内容简介

数字钟的主要由74160计数器、7447译码器和显示电路来实现基本功能，而校时、整点报时、秒表和闹钟电路实现其扩展功能。整个电路的秒脉冲（即1HZ）由事先封装好的分频电路产生，秒脉冲送入74160计数器，‘秒’‘分’‘时’的计数器分别送到对应的译码器，然后再将信号送到显示电路显示时间。本次数字钟的设计计时周期为24小时制，显示满刻度为23时59分59秒，星期显示方面为周一~周六+周日。扩展功能的校时电路为自动校时，在校准‘分’‘时’显示后，可以在这个数的基础上继续运行，在整点报时功能中，当数字钟运行至整点前4秒时（例：23时59分56秒）即开始报时，持续5秒后停止，整点报时功能不可手动关闭。秒表功能方面，设计给定脉冲为100HZ，为4位显示，最大设计计时为60.99秒，可以手动暂停/开始和清零。最后是闹钟功能，闹钟设计响应时间为60秒，并且可以手动开启/关闭闹钟。

设计框图

单元模块设计

一、‘秒’电路

秒电路由两片74161计数器加秒脉冲来实现60进制的计数，再通过两片7447译码

器将信号给到显示模块来实现秒的功能。

二、‘分’电路

功

‘分’电路和秒电路

总结设计报告

数字钟

2017-3-16

自动化B

鲁宇轩

设计内容简介

数字钟的主要由74160计数器、7447译码器和显示电路来实现基本功能，而校时、整点报时、秒表和闹钟电路实现其扩展功能。整个电路的秒脉冲（即1HZ）由事先封装好的分频电路产生，秒脉冲送入74160计数器，‘秒’‘分’‘时’的计数器分别送到对应的译码器，然后再将信号送到显示电路显示时间。本次数字钟的设计计时周期为24小时制，显示满刻度为23时59分59秒，星期显示方面为周一~周六+周日。扩展功能的校时电路为自动校时，在校准‘分’‘时’显示后，可以在这个数的基础上继续运行，在整点报时功能中，当数字钟运行至整点前4秒时（例：23时59分56秒）即开始报时，持续5秒后停止，整点报时功能不可手动关闭。秒表功能方面，设计给定脉冲为100HZ，为4位显示，最大设计计时为60.99秒，可以手动暂停/开始和清零。最后是闹钟功能，闹钟设计响应时间为60秒，并且可以手动开启/关闭闹钟。

设计框图

单元模块设计

一、‘秒’电路

秒电路由两片74161计数器加秒脉冲来实现60进制的计数，再通过两片7447译码

器将信号给到显示模块来实现秒的功能。

二、‘分’电路

功

‘分’电路和秒电路

总结设计报告

数字钟

2017-3-16

自动化B

鲁宇轩

设计内容简介

数字钟的主要由74160计数器、7447译码器和显示电路来实现基本功能，而校时、整点报时、秒表和闹钟电路实现其扩展功能。整个电路的秒脉冲（即1HZ）由事先封装好的分频电路产生，秒脉冲送入74160计数器，‘秒’‘分’‘时’的计数器分别送到对应的译码器，然后再将信号送到显示电路显示时间。本次数字钟的设计计时周期为24小时制，显示满刻度为23时59分59秒，星期显示方面为周一~周六+周日。扩展功能的校时电路为自动校时，在校准‘分’‘时’显示后，可以在这个数的基础上继续运行，在整点报时功能中，当数字钟运行至整点前4秒时（例：23时59分56秒）即开始报时，持续5秒后停止，整点报时功能不可手动关闭。秒表功能方面，设计给定脉冲为100HZ，为4位显示，最大设计计时为60.99秒，可以手动暂停/开始和清零。最后是闹钟功能，闹钟设计响应时间为60秒，并且可以手动开启/关闭闹钟。

设计框图

单元模块设计

一、‘秒’电路

秒电路由两片74161计数器加秒脉冲来实现60进制的计数，再通过两片7447译码 器将信号给到显示模块来实现秒的功能。

二、‘分’电路

功

‘分’电路和秒电路一样为

因为本人也是刚学习fpga的菜鸟，所以这个程序漏洞很多，仅供参考。。。。。。。。。

//分频子模块

module fenpin (clk,rst_n,en_1s,en_1ms); //产生1s，1ms的分频 input clk; input rst_n; output en_1s; output en_1ms;

reg[31:0] jishu_1s; reg[15:0] jishu_1ms;

parameter cnt_1s =49999999; parameter cnt_1ms =49999;

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1s<=32'b0; else if(jishu_1s

jishu_1s<=32'b0; end

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1ms<=16'b0; else if(jishu_1ms

jishu_1ms<=16'b0; end

assign en_1s=(jishu_1s==cnt_1s)? 1'b1 : 1'b0; assign en_1ms=(jishu_1ms==cnt_

信息工程学院

课程设计报告书

（2009 /2010 学年第二学期）

课程名称 ： 电子技术课程设计 题 目 ： 能整点报时的电子表 专业班级 ： 自动化111 学生姓名 ： 胡义海 学 号： 6100311301 指导教师 ： 康耀明 设计成绩 ：

1课程设计目的 ............................................................................................................................................ 1 2系统的方案设计 ........................................................................................................................................ 1

第一篇：广播电台整点报时

周一至周五整点报时

06：00一日之计在于晨，一天中的美好时光从早上开始。

07：00早上七点，新的一天找到新的动力。

07：00匆忙的早晨一袋牛奶、一只鸡蛋加上几片面包它就能为您提供一上午的能量。现在是早上7点。 08：00在工作和学习开始之前，喝杯水，它能促进代谢，帮助醒脑。现在是早上8点。

09：00繁忙而紧张的工作需要理清头绪，今天你做到了吗？现在是北京时间9点整

10：00工作中带着微笑，让微笑感染周围的人。现在是北京时间上午10点整。

11：00忙了一上午，抽个空，远眺下远方的绿色让眼睛得到适当的休息，现在是上午十一点。 12：00又是一个交通小高峰，回家路上注意安全！现在是北京时间中午12点整。

13：00午休小憩一会儿，下午的工作将事半功倍。现在是北京时间下午1点整。

14：00喝杯浓茶，振作精神，下午两点，有音乐的陪伴让工作更顺畅。

15：00事都有着多面性，换个方向，或许你能发现更多答案。现在是下午三点。

16：00在忙碌中找寻休憩，在平淡中找寻快乐。多一些快乐，少一丝束缚。现在是下午四点 17：00关爱他人，从小事开始。现在是北京时间下午5点整。

18：00下班高峰期，注意行车安全。现在是北京时间旁晚6点。

19：00关

东 莞 理 工 学 院

本 科 毕 业 设 计

毕业设计题目：基于FPGA综合性计时系统设计 学生姓名：廖武祥 学 号：20104130111 系 别：电子工程学院 专业班级：电子信息工程1班 指导教师姓名及职称：胡胜 副教授 起止时间：2014年3月—— 2014年6月

1

摘 要

本设计利用FPGA（Field－Programmable Gate Array）实现数字时钟的计时系统，计时包括（年、月、日、时、分、秒、星期），用数码管显示，具有校对和自动计时功能。

本次设计主要是用VHDL语言进行编程，利用Quartus II 9.0sp2 Web Edition进行编程仿真，仿真芯片用的是alter的cyclone II系列EP2C5Q208C8N。之所以选用quartus II作为整个设计的环境，是因为其中可以用图形输入的编程方式，相对于语言输入更加简明，方便检查出现的问题。 关键词 FPGA 计时系统 数码管 VHDL Quartus II 图形输入

2

Abstract

This design using FPGA (field programmable Ga

设计要求

1.用秒脉冲作信号源，构成数字钟，显示秒、分、时

2. 具有“对时”功能，即时间可以快速预置

3.具有整点提示功能。一种实现的方法是每到整点时触发“音乐芯片”或每到整点前几秒钟，发出如 “的、的、的、答”声音信号。 系统框图

设计过程

时间显示模块电路可以用3个CD4518作为核心芯片，进行级联，再辅以若干逻辑门，完成进位、置零等功能，CD4518是双十进制计数器，有两个时钟输入端，正好可以满足进位和校时的功能，而不会产生干扰，且有一个置零功能，可以组成六十进制和二十四进制的计数器。

整点报时模块电路用的是555芯片和一块CD4068芯片组成的电

路，555芯片可以接成多谐振荡器，提供交变信号使蜂鸣器发出声音，而整点报时的控制可以用CD4068实现，CD4068是8输入与/与非门， 可以在整点之前输出脉冲信号，经过由555芯片组成的多谐振荡器，为其提供一个信号，这样由多谐振荡器输出端可以使蜂鸣器发出“嘀、嘀、嘀”的响声。

秒信号发生器可以用实验箱上的秒脉冲信号代替。

考虑到开关抖动现象，校时模块电路实验实验箱上的按键开关，每输出一个脉冲信号可以改变分个位和十个位，同时考虑到干扰问题，进位接线和校时接线接在不同的时钟输入端。

电路仿真与设计

3.1所需芯片

杭电数字电子钟整点报时系统实验报告

链接: http://pan.杭电baidu.杭电com杭电/s杭电/1nuxwOdz 密杭电码: k4yy 1. 自主设计： 1.1选题目的

数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械钟相比具有更高的准确性和直观性，且具有无机械传动装置等特点，因此得到了广泛的使用。数字电子钟从原理上看是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。设计与制做数字电子钟可以使我们了解数字电子钟的原理，并且学会制作数字电子钟。而且通过数字电子钟的制作进一步地了解各种在制作中用到的中小规模集成电路的作用及使用方法.且由于数字电子钟包括组合逻辑电路和时序电路.通过此次课程设计可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。(为方便测试，实际电路只做分秒单元，电路改为分钟报时) 1.2项目构思

1.2.1设计任务和基本要求

用中、小规模集成电路设计一台能显示分、秒的数字电子钟，基本要求如下：

·各用2位数码管显示累计时间“分”、“秒”；

·具有校时功能，可以分别对分及秒进行单独校时，使其校正到标准时间； ·具有整点报时功能。要求整点前鸣叫五次低音（500Hz左右），整点时再鸣叫一次高音（

带有整点报时和闹钟功能的电波钟

难度系数：1.0

一、任务

设计并制作一个（体积最好不大于一台常见的笔记本电脑）电波钟，其时间信息来自（位于我国中原地区的）无线发射台，因此，其时间误差可以忽略不计。 带有扬声器及其相关的放大电路，以便于实现整点报时功能和闹铃功能。

二、要求

1．基本要求

（1）（较大型）数码管显示时、分、秒。 （2）自带扬声器以便于实现整点报时。 （3）可设置多个闹钟时间。 2．发挥部分

（1）可显示年、月、日；或者 （2）整点报时或者闹铃鸣叫时采用可变换

的音乐（而不是简单的“滴、滴”声 ）。

三、说明

1．使用电池供电。

2．时、分、秒信息之间应当有“：”隔开。 3．整机功耗应当较低，无明显的发热现象。 四、评分标准

项 目 主要内容 整体方案设计 模块方案比较 满分 方案论证与设计 15 设计报告 电路设计 系统组成和理论计算 模块电路 测试数据完整性 测试结果 测试结果分析 摘要 报告要求 正文结构完整性 15 10 10 图表的规范性 总分 完成第（1）项 基本部分 完成第（2）项 完成第（3）项 总分

发挥部分

完成第(1)项 总分 50 20 25 25 70 30 30