74ls161计数器实验报告

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实验二74ls161做12进制计数器 - 图文

标签:文库时间:2025-03-17
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学生实验报告

实验名称:用74LS161设计同步12进制计数器 学生姓名: 班级: 学号: 指导老师: 同组人: 成绩: 一、实验目的及要求: 1.实验目的: (1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。 (2)学会对实验板上的FPGA/CPLD进行编程下载。 (3)硬件验证自己的设计项目。 2.实验要求: (1)要求所设计的电路有三个输入端: ? en:使能端,高电平有效; ? clear:端,清零端,低电平有效(清零); clk:脉冲输入端。 (2)五个输出端: ? q3--q0:计数状态端; ? cout:进位输出端,当计到十进制数12时,cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 二、实验原理: 计数是一种最简单基本的运算,计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能,计数器是由基本的计数单元和一些控制门所组成,计数单元则由一系列具有存储信息功能的各类触发器构成,这些触发器有RS触发器、T触发器、D触发器及JK触发器等。 按照计数器

数电作业-用74ls161设计同步加法计数器

标签:文库时间:2025-03-17
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Harbin Institute of Technology

设计说明书(论文)

课程名称:数字电子技术基础 设计题目:同步加法计数器设计 院 系:航天学院自动化 班 级:0804101 设 计 者:龚翔宇 学 号:1080410124 设计时间:2010.11

【问题重述】

试用同步加法计数器74LS161(或74LS160)和二4输入与非门74LS20构成百以内任意进制计数器,并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路,为同步加法计数器提供时钟输入信号。

【设计思路】

同步加法计数器74LS161为16进制计数器,要设计一个60进制的计数器,用555定时器设计多谐振荡电路,为同步加法计数器74LS161提供时钟输入信号并且用LED数码管显示结果。

要用16进制的161计时器设计60进制的,必须将其改装为10进制的。将2个161联级,低位向高位进位6次,然后置零——即基本设计思路。

【基本元件】

1. 74LS161(两片)

2. 二4输入与非门74LS20(一片) 3. 55

数电用2片74LS161实现224进制的计数器(4种方法)

标签:文库时间:2025-03-17
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哈尔滨工业大学

《数字电子技术基础》结课报告

题目:用2片74LS161实现224进制计数器

姓名:王倩倩

学号:1111120124 班级:1111201

1

用2片74LS161实现224进制的计数器

摘要:74LS161是集成4位二进制计数器,异步置零,同步置数,用两片74LS161最高可以实现256进制计数器,级联方法主要是同步并行和异步串行。本文介绍用两片74LS161实现224进制计数器,通过清零法和置数法改变其进制。用Multisim进行仿真,以波形及灯泡亮灭两种方式,显示计数器的计数过程、过渡状态形成清零或置数信号的过程,用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号,分析了计数至最高位返回0的过渡态。

关键词:74LS161 224进制清零法置数法同步并行异步串行 正文:

74LS161是集成4位二进制加法计数器,其功能表如表1所示:

表174LS161功能表

74LS161是异步置零、同步置数,利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态,可构成任意进制的计数器。用两片74LS161级联最高可以构成256进制的计数器,级联方式主要是同步并行和

74LS161电子时钟设计

标签:文库时间:2025-03-17
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摘 要

此次电子时钟的设计,是以同步加法计数器74LS161为基础的时序逻辑电路设计,其有较强的实际应用性。74LS161可以灵活的应用于各种数字电路的设计,实现各种功能。在本设计中,我使用74LS161的各种级联方式实现了多级多进制的计数并分级连接数码管,实现了电子时钟的功能。

关键词:数字时钟;计数器;级联;74LS161。

目 录

第1章 设计任务 .......................................... 2

1.1 内容及要求 ........................................ 2 1.2 用途 .............................................. 2 第2章 设计方案 .......................................... 2 2.1设计思路 .......................................... 2 2.2 设计方案及其论证 .................................. 3 2.3 元器件的选择 ...............................

74LS161电子时钟设计

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摘 要

此次电子时钟的设计,是以同步加法计数器74LS161为基础的时序逻辑电路设计,其有较强的实际应用性。74LS161可以灵活的应用于各种数字电路的设计,实现各种功能。在本设计中,我使用74LS161的各种级联方式实现了多级多进制的计数并分级连接数码管,实现了电子时钟的功能。

关键词:数字时钟;计数器;级联;74LS161。

目 录

第1章 设计任务 .......................................... 2

1.1 内容及要求 ........................................ 2 1.2 用途 .............................................. 2 第2章 设计方案 .......................................... 2 2.1设计思路 .......................................... 2 2.2 设计方案及其论证 .................................. 3 2.3 元器件的选择 ...............................

计数器实验报告

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电子与信息工程学院电子技术基础

EDA实验报告

实验名称: EDA实验报告 实验类型:设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名:施婷婷

实验时间: 2017.10.23 指导老师:聂文亮成绩:

一、实验目的

1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言,了解VHDL语言的细节问题。 3、掌握异步计数器的原理

二、实验原理

a、系统原理框图

b、VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS

PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT

EDA实验报告 - 计数器

标签:文库时间:2025-03-17
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数字电路与逻辑设计实验报告

模323计数器设计实验报告

一、 实验内容

在QuartusII平台上,利用VHDL代码实现学号323计数器的设计,并在三位数码管显示出来。

二、 实验步骤与过程分析 1、

建立工程。

打开Quartus II软件平台,点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323,点击next设置device,按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析:

选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、 添加VHDL文件。

在所在工程添加文件cnt10.vhd(十进制计数器),cnt_xuehao.vhd(323进制计数器),scan_led3_vhd.vhd(三位数码管显示),exp_cnt_xuehao323_7seg.vhd(数码管显示323三位学号计数器)四个文件。

这里通过老师给出的代码进行修改且理解: cnt10.vhd如下:

1

数字电路与逻辑设计实验报告

分析:

和输出状态需要四位宽,其中输入端口有aclr 清零端,clock时

采用74LS192设计的4、7进制计数器

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《电子设计基础》

课程报告

设计题目: 学生班级: 学生学号: 学生姓名: 指导教师: 时 间:

4/7进制计数器设计

通信0902

20095972

2011. 6.24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目:4/7进制计数器设计:采用74LS192(40192)。 2、要求:a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知,首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器,然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点,发现可以使用清零法来设计一个4进制计数器,而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器,然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中,主要用到了74LS192计数器、74

采用74LS192设计的4、7进制计数器

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《电子设计基础》

课程报告

设计题目: 学生班级: 学生学号: 学生姓名: 指导教师: 时 间:

4/7进制计数器设计

通信0902

20095972

2011. 6.24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目:4/7进制计数器设计:采用74LS192(40192)。 2、要求:a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知,首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器,然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点,发现可以使用清零法来设计一个4进制计数器,而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器,然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中,主要用到了74LS192计数器、74

二位计数器实验报告

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二位计数器实验报告

王林 2013141444014

一、实验目的:

1.设计一个二位的计数器;

2.熟悉QuartusII软件的功能及环境。

二、详细设计: 设计步骤如下:

1.设计一个任意进制二位的计数器,包含有时钟信号clk,实现计数功能;在本实验设计了一种二位二十四进制的计数器,当个位计数到9时,十位加一,当十位达到2,个位达到3时,将执行清零,从而达到二十四进制计数的功能。

2.编译、查找错误并仿真,并下载到板子上验证结果。

三、源程序代码:

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity qua1 is --定义实体,它说明输入/输出端口 port(clk:in std_logic; --计数时钟

q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1;

architecture a of qua1 is --定义结构体,它说明具体的功能 signa