基于fpga的sopc技术

基于FPGA的数字时钟设计

摘要：EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,并在FPGA实验板上进行调试和验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

关键词：数字钟；FPGA；VHDL语言；C语言；SOPC技术；

1、选题背景和研究内容

近年来,随着数字集成电路技术的发展,用以前传统的方法进行芯片或系统设计已不能满足要求, 迫切需要提高设计效率。能大大降低设计难度的VHDL设计方法正在被越来越广泛的采用。VHDL 即超高速集成电路硬件描述语言,诞生于1982 年。1987年底

DSP Builder可以帮助用户完成基于FPGA的DSP系统设计,除了可以进行图形化的系统建模外,DSP Builder还可以自动完成大部分的设计过程和仿真,直至把设计文件下载到FPGA芯片中。

DSP Builder可以帮助用户完成基于FPGA的DSP系统设计，除了可以进行图形化的系统建模外，DSP Builder还可以自动完成大部分的设计过程和仿真，直至把设计文件下载到FPGA芯片中。

第1节 基于 MATLAB／DSP Builder的DSP模块设计流程

DSP Builder是一个系统级（算法级）设计工具，但同时它把系统级（算法仿真建模）和RTL级（硬件实现）的设计工具连接起来，使算法开发到硬件的实现可 以无缝地过渡。使用Matlab/DSP Builder进行DSP系统的开发必须要安装Matlab和DSP Builder软件。

DSP Builder设计包括两套流程：自动流程和手动流程：

设计流程的第一步

在Matlab/Simulink中进行设计输入，在Matlab/Simulink中建立一个模型文件（mdl文件），用图形方式调用DSP Builder和其它Simulink库中的模块，构成系统级或算法级设计框图。利用Simulink的图形化

2012年12月第12期

电子测试

ELECTRONIC TEST

Dec. 2012No.12

基于FPGA的VGA接口驱动技术

姜世杰， 余红英， 洪永学， 林丽蓉

（中北大学信息与通信工程学院， 山西太原 030051）

依据VGA显示原理， 利用Verilog摘要：VGA (视频图形阵列)作为一种标准的显示接口得到广泛应用。

硬件编程语言作为逻辑描述手段，设计了一种基于现场可编程器件FPGA的VGA接口控制器。主要是对于系统时序的控制，完成对整个显示器的扫描，利用FPGA的高频率时钟优点；在使用FPGA的嵌入式系统中能代替VGA的专用显示芯片，节约硬件成本，节省计算机处理时间，加快数据处理速度并具有显示面积大、色彩丰富、承载信息量大、接口简单等优点。最后利用ModelSim进行仿真运行，得出与资料相同的时序波形。

关键词：VGA；FPGA；接口控制器中图分类号: TN79+1 文献标识码: A

FPGA implementation of VGA interface

Jiang Shijie, Yu Hongying, Hong Yongxue, Lin Lirong

（School if Information and Communi

基于FPGA的数据采集和存储技术黄慧春 huanghuichun@57a947d80242a8956bece4a3

主要内容

?FPGA硬件电路设计基础

–可编程器件概述

–CPLD与FPGA的选择

–FPGA的资源结构

–FPGA的应用

?FPGA设计技巧

–如何提高设计可靠性

– PLL、ROM等电路的配置

?基于FPGA的数据采集与存储案例–系统设计分析

– 硬件电路设计

竞赛与实际系统设计区别

?竞赛的特点

–先有硬件平台，后有项目

–主体硬件设计已备，扩展应用需理解接口，主体工作偏重程序设计?实际FPGA系统设计特点

–先有项目和需求，后选择芯片方案

–软硬件设计协同开展，相互配合

?硬件开发：芯片方案、PCB Layout

?软件开发：系统工作程序设计

?系统联合调试

?20世纪80年代以前：只有简单的PLD

?20世纪80~90年代：出现CPLD 和FPGA

?发展至今：FPGA 得价格越来越便宜，而内部资源的种类和数量越来越多。FPGA 方案提供商用这些资源组合出来的各色“菜品”，可谓是荤素搭配、营养丰富，自然受到了消费者的热烈欢迎！什么是FPGA ？

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CP

脉冲压缩技术是指对雷达发射的宽脉冲信号进行调制(如线性调频、非线性调频、相位编码),并在接收端对回波宽脉冲信号进行脉冲压缩处理后得到窄脉冲的实现过程。脉冲压缩有效地解决了雷达作用距离与距离分辨率之间的矛盾,可以在保证雷达在一定作用距离下提高距离分辨率。

基于FPGA的雷达数字脉冲压缩技术

脉冲压缩技术是指对雷达发射的宽脉冲信号进行调制(如线性调频、非线性调频、相位编码)，并在接收端对回波宽脉冲信号进行脉冲压缩处理后得到窄脉冲的实现过程。脉冲压缩有效地解决了雷达作用距离与距

离分辨率之间的矛盾，可以在保证雷达在一定作用距离下提高距离分辨率。

线性调频信号的脉冲压缩

脉冲压缩的过程是通过对接收信号s(t)与匹配滤波器的脉冲响应h(t)求卷积的方法实现的。而处理数字信号时，脉压过程是通过对回波序列s(n)与匹配滤波器的脉冲响应序列h(n)求卷积来实现的。匹配滤波器的输

出为：

（1）

依据式（1）的实现方法叫做时域相关法。根据傅里叶变换理论，时域卷积等效于频域相乘，因此，式（1）

可以采用快速傅里叶变换（FFT）及反变换(IFFT)在频域内实现，称为频域快速卷积法。

用频域方法实现数字脉压，其基本原理是先对外部采样信号进行快速傅里叶变换(FFT)以求得回波信号频谱S(

脉冲压缩技术是指对雷达发射的宽脉冲信号进行调制(如线性调频、非线性调频、相位编码),并在接收端对回波宽脉冲信号进行脉冲压缩处理后得到窄脉冲的实现过程。脉冲压缩有效地解决了雷达作用距离与距离分辨率之间的矛盾,可以在保证雷达在一定作用距离下提高距离分辨率。

基于FPGA的雷达数字脉冲压缩技术

脉冲压缩技术是指对雷达发射的宽脉冲信号进行调制(如线性调频、非线性调频、相位编码)，并在接收端对回波宽脉冲信号进行脉冲压缩处理后得到窄脉冲的实现过程。脉冲压缩有效地解决了雷达作用距离与距

离分辨率之间的矛盾，可以在保证雷达在一定作用距离下提高距离分辨率。

线性调频信号的脉冲压缩

脉冲压缩的过程是通过对接收信号s(t)与匹配滤波器的脉冲响应h(t)求卷积的方法实现的。而处理数字信号时，脉压过程是通过对回波序列s(n)与匹配滤波器的脉冲响应序列h(n)求卷积来实现的。匹配滤波器的输

出为：

（1）

依据式（1）的实现方法叫做时域相关法。根据傅里叶变换理论，时域卷积等效于频域相乘，因此，式（1）

可以采用快速傅里叶变换（FFT）及反变换(IFFT)在频域内实现，称为频域快速卷积法。

用频域方法实现数字脉压，其基本原理是先对外部采样信号进行快速傅里叶变换(FFT)以求得回波信号频谱S(

等级:

湖南工程学院

课 程 设 计

课程名称 嵌入式系统课程设计 课题名称 基于SOPC的彩灯控制器设计 专 业 电子科学与技术 班 级 1102 班 学 号 2011010402 姓 名 德 指导教师 李 延 平

2014 年 12 月 08 日

湖南工程学院

课程设计任务书

课程名称：嵌入式系统课程设计 题目：基于SOPC的彩灯控制器设计

专业班级： 电科1102 班

学生姓名： 学号： 指导老师：李延平

审 批：

任务书下达日期 2014年 11 月 24日 设计完成日期 2014年 12月 08日

设计内容与设计要求 一． 设计内容： 采用SOPC技术设计一个彩灯控制器； 1、 功能要求 1） 配置NIOS II软核系统； 2） 在基于Eclipse的Nios Ⅱ 集成开发环境 (

本科毕业论文(设计)

题 目： 基于FPGA的直接数字

频率合成器设计

学 院： 自动化工程学院 专 业： 电子信息科学与技术 班 级： 2004级2班 姓 名： ########## 指导教师： ###########

2008年 6 月 2 日

基于FPGA的直接数字频率合成器设计

The Design of Direct Digital Frequency Synthesizer Based on FPGA

摘 要

设计由可编程逻辑阵列FPGA（Field Programmable Gate Array）器件实现直接数字频率的合成器。直接数字频率合成器（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。由于FPGA的自身特点，能够很容易在FPGA内部生成多个基本模块，从而开发出功能更强大的芯片。本文在对现有DDS技术的学习基础上，在FPGA器件上实现了基于DDS技术

1. 花样彩灯控制器的设计

设计要求:

假设输入脉冲为3MHz，控制16只LED发光二极管每隔1s或2s显示一种花样。要求显示的花样如下:闪烁2次 从LED（0）移位点亮到LED（15）一次 全部点亮一次 从LED（15）开始逐个熄灭至LED（0）1次 闪

烁

2

次。。。。。。如果按下清零键时，16只LED均熄灭一次，然后再重新按规律显示。如果没有按下快/慢选择控制键时，16只LED发光二极管是以每隔1s进行花样显示，否则按下快/慢键选择控制键时，16只LED发光二极管是以每隔2s进行花样显示。

2. 利用FPGA实现一个简单的DDS正弦波发生器

（DDS：数字显示示波器）

可分解为三个部分来设计：时钟产生模块；地址产生模块；ROM查找表模块。 实现思路：

① 首先，由外部晶振引入40MHz的时钟到FPGA内部，进入时钟产生模块，对时钟进行处理并3倍频程后，得到一个稳定精确的120MHz的系统时钟；

② 然后，地址产生模块在系统时钟的激励下，将频率控制字与累加寄存器输出的数据进行累加，然后把累加的结果作为地址输出给ROM查找表地址；

③ 最后，ROM查找表模块在每个系统时钟的上升沿，按照地址来读取ROM查找表中的相应的波

现代电子实验

数字跑表实验报告

一．功能要求 基本功能： 1）、跑表精度为0.01秒 2）、跑表计时范围为：1小时 3）、设置开始计时/停止计时、复位两个按钮 4）、显示工作方式：用六位BCD七段数码管显示读数。显示格式：

分 秒 0.01秒

扩展功能： 1）、按键消抖； 2）、分别存储三组选手时间并分时回放显示；

一．设计要求

1）设计出符合要求的解决方案 2）设计出单元电路

3）利用EDA软件对单元电路及整体电路进行仿真 4）利用EDA软件在实验板上验证

总体设计框图

时钟输入

按键输入

计数器 除法器 按键消抖 功能控制模块 译码模块 数码管扫描模块 数码管 设计说明：

对于按键输入，先对按键进行消抖，然后按键输入信息给功能控制模块，此模块是核心控制中心，它能控制计数模块计数的开始，停止。同时，当相应按键按下时，它还可以对计数结果进行存储和读取，其中用到了一个F I F O。由于计数时候个位和十位并没有分开，所以之后我们采用了一个除法器，把个位和十位分离。之后的数据经过译码以后就可以由数码管显示了。

单元电路划分

1.按键输入模块 （1）按键检测模块 （2）按键消抖模块 2.计数