eda全加器实验报告

工学院实验报告

姓名：黄娟

学号：32214125

班级：自动141

成绩：

实验名称：全加器的原理图法设计 及例化语句法 一、 实验目的

1. 掌握EDA工具Quartus Ⅱ的使用； 2. 掌握Quartus Ⅱ的原理图设计流程。 3. 掌握半加器、全加器的原理图法设计。

二、全加器的原理图设计

1、Quartus Ⅱ原理图设计流程

（1）建立文件夹，取名为adder （2）原理图编辑输入 a.打开原理图编辑器 b.建立一个初始的原理图 c.原理图文件存盘

d.建立原理图文件为顶层设计的工程 e.绘制半加器原理图 f.仿真测试半加器

（3）将设计项目设置成可以调用的元件 （4）设计全加器顶层文件

（5）将设计项目进行时序仿真 2、半加器 （1）原理图

1

工学院实验报告

（2）仿真测试结果

（3）RTL图

2

工学院实验报告

3、全加器 （1）原理图

（2）仿真测试结果

3

工学院实验报告

（3）RTL图

三、全加器的例化语句法设计

1、vriloge语言描述 begin

case({a,b})

0:begin so=0;co=1'b0;e

EDA实验报告

电科133-27-李玲玲

实验一：“四选一“多路选择器

一、实验目的

通过实验让用户逐步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用方法及

VHDL的编程方法。

二、实验内容

描述一个“四选一“多路选择器，通过实验实现一个四选一的多路选择器，观察其波形图，实现四选一的原理

三、实验原理

a,b,c,d是四个输入端口，s1和s0为通道选择控制信号端，y为输出端。当s1和s0取值分别为00,01,10和11时，输出端y将分别输出来自输入口a,b,c,d4个输入口分别输入不同频率信号时，针对选通控制端s1，s0的不同电平选择，则输出端y有对应的信号输出。

四、实验步骤

1）使用Quartus Ⅱ建立工程

打开Quartus Ⅱ软件并建立工程；建立图形设计文件；建立文本编辑文件； 2）Quartus Ⅱ工程设计 在VHDL文件中编写源程序，从设计文件创建模块，将led.bsf模块添加到Quartus Ⅱ顶层模块，添加引脚和其他基本单元 3）设置编译选项并编译硬件系统

设置编译选项，编译硬件系统，查看编译报告，下载硬件设计到目标FPGA

五、实验参考程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_116

实验1 原理图输入设计8位全加器

一、 实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、 原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、 实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、 实验环境：

计算机、QuartusII软件。

五、 实验流程： 实验流程：

根据半加器工作原理，建立电路并仿真，并将元件封装。

↓

利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 ↓

利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 图1.1 实验

E D A

实 验 报 告

实验——

八位十六进制频率计

学院： 班级： 姓名： 学号：

一、实验目的：

1.熟悉Quartus II软件的使用;

2.掌握VHDL文本设计流程、组合电路的设计仿真和测试；

3.通过电路的仿真及验证，进一步了解八位十六进制频率计的功能；

二、实验内容：

根据VHDL文本设计流程，利用Quartus II完成八位十六进制频率计。

A.建立工作库文件夹和编辑设计文件

a.新建一个文件夹，命名为liulan，放在D盘中;

b.打开Quartus II，新建文件，选择 VHDL File选项，分四个模块——侧频控制电路、32位锁存器、32位计数器、频率计顶层文件分别输入源程序如下：

1. 侧频控制电路

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS

PORT( CLKK : IN STD_LOGIC; CNT_EN : OUT STD_LOGIC; RST_CNT : OUT STD_LOGIC; loa

EDA课程实验报告

题 目：三角波信号发生器指导老师：王代强姓 名：田宗琴学 号：

PB102027122 1

实验题目：EDA课程实验报告

实验目的： 1．掌握信号发生器的一般设计方法

2．学会用pspise软件画原理图

3．培养综合应用所学知识来指导实践的能力 4．掌握常用元器件的识别和测试 5．了解电路调试的基本方法 6. 掌握电路的多种分析方法

实验内容：

凡是产生测试信号的仪器，统称为信号源，也称为信号发生器。信号发生器是根据用户对其波形的命令来产生信号的电子仪器。信号发生器主要是给被测电路提供所需要的已知信号(各种波形)，然后用其它仪表测量感兴趣的参数。可见信号发生器在电子实验和测试处理中，并不测量任何参数，而是根据要求，仿真各种测试信号，提供给被测电路，以达到测试的需要。信号发生器作为一种基本电子设备在教学、科研、电子产品测量与调试、部队设备技术保障等领域，都有着广泛的应用，它是电子工程师信号仿真实验的最佳工具。

本文介绍了一种采用比较器产生方波其次由积分器产生三角波的设计方法,然后利用仿真软件画出电路图进行仿真最后分析出产生误差的原因及影响因素。在测试、研究或调整电子电路及设备时，为测

EDA课程实验报告

题 目：三角波信号发生器指导老师：王代强姓 名：田宗琴学 号：

PB102027122 1

实验题目：EDA课程实验报告

实验目的： 1．掌握信号发生器的一般设计方法

2．学会用pspise软件画原理图

3．培养综合应用所学知识来指导实践的能力 4．掌握常用元器件的识别和测试 5．了解电路调试的基本方法 6. 掌握电路的多种分析方法

实验内容：

凡是产生测试信号的仪器，统称为信号源，也称为信号发生器。信号发生器是根据用户对其波形的命令来产生信号的电子仪器。信号发生器主要是给被测电路提供所需要的已知信号(各种波形)，然后用其它仪表测量感兴趣的参数。可见信号发生器在电子实验和测试处理中，并不测量任何参数，而是根据要求，仿真各种测试信号，提供给被测电路，以达到测试的需要。信号发生器作为一种基本电子设备在教学、科研、电子产品测量与调试、部队设备技术保障等领域，都有着广泛的应用，它是电子工程师信号仿真实验的最佳工具。

本文介绍了一种采用比较器产生方波其次由积分器产生三角波的设计方法,然后利用仿真软件画出电路图进行仿真最后分析出产生误差的原因及影响因素。在测试、研究或调整电子电路及设备时，为测

实验一 2选1多路选择器VHDL设计

一、实验目的：

熟悉利用MAX+plusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、多层次电路的设计、仿真和硬件测试。

二、实验内容：

按照MAX+plusⅡ的文本输入设计方法与流程完成2选1多路选择器的输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形图。最后在实验系统上进行硬件测试，实际验证本项设计的功能。

三、实验步骤：

1、 根据2选1多路选择器的工作原理，编写2选1的VHDL源程序，并输入计算机，mux21a.vhd文件名将源程序存盘。2选1多路选择器的参考程序如下：

ENTITY mux21a IS PORT (a, b, s : IN BIT;

Y : OUT BIT);

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS BEGIN

PROCESS(a,b,s) BEGIN

IF S='0' THEN y<=a; ELSE y<=b;

END IF; END PROCESS;

END ARCHITECTURE one;

2、 对mux21a.vhd文件编译后，再进行波形

《电子EDA技术》

实验报告

题 目：院 （系）：专 业：组 长：授课教师：完成日期：实验四

电子EDA技术实验报告 信息科学与技术学院

电子信息工程

2011年09月24日

基于VHDL的触发器与锁存器描述

与设计

一、 实验目的：

1. 初步掌握VHDL语言的基本结构及设计的初步方法。 2. 掌握VHDL语言的时序电路的设计方法。 3. 掌握VHDL语言的基本描述语句的使用方法。

二、 实验原理：

1. 由LIBRARY引导的库的说明部分。 2. 使用了另一种数据类型STD_LOGIC。 3. 定义了一个内部节点信号SIGNAL。

4. 使用一种新的条件判断表达式：CLK′EVENT AND CLK=′1′

三、 实验内容：

1. 运用已学知识，设计边沿型D触发器，给出程序设计、软件编译、仿真分析及详细实验过程。

2. 设计D触发器（电平型触发时序元件），给出程序设计、软件编译、仿真分析及详细实验过程。

3. 分析比较上述两种触发器的仿真的实测结果，说明这两种电路的异同点。

四、 实验设计

VHDL程序：library ieee; use ieee.std_logic_1164.all; entity dff1 is

《EDA技术》实验报告

实验名称：序列检测器设计

实验日期：X月XX号

指导教师： XXX 姓名： XXXXXX 学号： XXXXXX

班级： XXXXXX

杭州电子科技大学

一、 实验设计要求：

实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。

实验内容：根据8.2.2节有关原理介绍，利用Quartus II对例8-4进行文本编辑输入、仿真并给出仿真波形，了解控制信号的时序，最后进行引脚锁定并完成硬件测试实验。

由于本例中的状态机对于序列的检测不能连续，也就是一旦出现不符合的数字时就会全部归零处理，这样实际上并不是最完备的检测手段，请对例中的代码稍作修改来完成连续序列检测。

二、 设计原理：

2.1 状态机原理图：

图2-1状态机状态转换图

图2-2状态机模块示意图

2.2 原理解释：

状态转换图如上图所示，下面的是模块的示意图。状态机有几个接口，分别是时钟端clk，数据输入端din，复位端rst和输出端out。每个时钟上升沿读入外部的一位数据，根据读到的数据，状态机进行当前状态的改变，而复位端的功能是将状态机的状态恢复到初始态。只有检测到11010011这个数据序列的时候状态机才会

EDA与数字系统课程

设计报告书

专 业（班 级）： 自动化2011级 姓 名（学 号）： 丁兴宇 20111965 指 导 教 师： 刘春 朱维勇 胡存刚 指 导 单 位： 电气与自动化工程学院

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目录

中文摘要 英文摘要

实验一············································6 实验二············································7 实验三············································8 实验四············································9 数字时钟实验 一．设计说明

1.功能说明·········································10 2.功能简介·········································10 二．各模块设计原理

1.扫描显示模块及原理·····················