基于cpld的数字跑表

现代电子实验

数字跑表实验报告

一．功能要求 基本功能： 1）、跑表精度为0.01秒 2）、跑表计时范围为：1小时 3）、设置开始计时/停止计时、复位两个按钮 4）、显示工作方式：用六位BCD七段数码管显示读数。显示格式：

分 秒 0.01秒

扩展功能： 1）、按键消抖； 2）、分别存储三组选手时间并分时回放显示；

一．设计要求

1）设计出符合要求的解决方案 2）设计出单元电路

3）利用EDA软件对单元电路及整体电路进行仿真 4）利用EDA软件在实验板上验证

总体设计框图

时钟输入

按键输入

计数器 除法器 按键消抖 功能控制模块 译码模块 数码管扫描模块 数码管 设计说明：

对于按键输入，先对按键进行消抖，然后按键输入信息给功能控制模块，此模块是核心控制中心，它能控制计数模块计数的开始，停止。同时，当相应按键按下时，它还可以对计数结果进行存储和读取，其中用到了一个F I F O。由于计数时候个位和十位并没有分开，所以之后我们采用了一个除法器，把个位和十位分离。之后的数据经过译码以后就可以由数码管显示了。

单元电路划分

1.按键输入模块 （1）按键检测模块 （2）按键消抖模块 2.计数

摘要

本论文介绍了应用硬件描述语言（VHDL）来进行数字电压表的设计过程。

主要介绍了使用它来设计数字系统硬件电路的方法。使设计人员摆脱传统得人工设计方法的框框，使数字系统设计的水平上升到一个新阶段。VHDL语言是一种面向设计的多层次、多领域且得到一致认同的标准硬件描述语言。它具有两大优点：

1．支持自上而下的TTD设计。它直接面向用户，从系统的总体要求出发，根据电路系统的行为和功能要求，自上到下逐层的完成了相应的设计描述、综合与优化、模拟与验证，直到最终生成器件，从而完成系统的整体设计。 2．大大缩短了逻辑电路的设计周期。论文详细介绍了（A/D转换器、二—十进制的转换、十进制—BCD码的转换、多路数据选择器、数码管的显示等程序设计），为使系统设计的更加科学合理，并在编程之后，对主要参数进行了详细得计算；论文还介绍了使用MAX PLUS II软件，另外还附了异步加法器。在论文最后还附有参考文献、外文资料，及译文。 关键词：

硬件描述语言（VHDL）、模数转换（A/D）、MAX PLUS II、复杂可编程控制器件（CPLD）

Abstract

Using a hardware description language—VHDL to des

基于ＣＰＬＤ的含倍频器的数字频率计

目录

引言222222222222222222222222222222222222222222222222２页

方案设计22222222222222222222222222222222222222222222３页

总体设计22222222222222222222222222222222222222222222５页

单元电路及软件模块设计222222222222222222222222222222６页

单元电路测试22222222222222222222222222222222222222１５页

附录2222222222222222222222222222222222222222222222１６页

参考文献22222222222222222222222222222222222222222２０页

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一、引言

基于CPLD的数字频率计设计，它由锁相环倍频器、及基于CPLD的测频单元两部分组成，可以将待测频率放大一百倍之后通过测频单元，由于CPLD往往存在一个波形的误差，将待测频率放大一百倍后，误差变为以前的百分之一，这样就大大提高了测频计的精度。传统的频率计直接测量低频的待测

基于FPGA的数字跑表的设计

摘 要

本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。

【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

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基于FPGA的数字跑表的设计

目 录

1 绪论 ·································································································· 2

1.1 EDA的现状和发展及FPGA简介 ············································· 2 1.2 Verilog HDL语言及QuartusⅡ

本文介绍了一种基于CPLD与MSP430实现的全数字式控制、具有移相信号发生功能的相位频率测量系统。本系统主要包括两大模块。其相位频率测量模块设计了0°～360°相位差脉冲变换电路、脉冲同步多周期变换电路和周期法测频电路,可实现10Hz～20KHz两路正弦信号的高精度测相测频;

基于CPLD与MSP430的多功能数字相位频率测量系统

张世雄，祁玉林，边红昌，王应吉

吉林大学电子科学与工程学院 130026 Email：zhangshixiong.student@

摘 要： 本文介绍了一种基于CPLD与MSP430实现的全数字式控制、具有移相信号发生功能的相位频率测量系统。本系统主要包括两大模块。其相位频率测量模块设计了0°～360°相位差脉冲变换电路、脉冲同步多周期变换电路和周期法测频电路，可实现10Hz～20KHz两路正弦信号的高精度测相测频；其数字式移相信号发生模块利用DDS原理设计了数控移项信号发生器，可数控产生0°～359.99°相位差、1Hz ～10MHz的两路正弦信号。 关键词： CPLD DDS 相位测量 频率测量 数控移相

1． 引言

本设计源于2003年全国大学生电子设计竞赛C题——低频数字

基于FPGA的数字跑表的设计

摘 要

本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。

【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

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基于FPGA的数字跑表的设计

目 录

1 绪论 ·································································································· 2

1.1 EDA的现状和发展及FPGA简介 ············································· 2 1.2 Verilog HDL语言及QuartusⅡ

EDA课程设计报告

数字跑表

学院：机械与电子工程学院

专业：电子科学与技术 学号：1020630208 姓名：熊 ……

一：设计目的：

（1）学会利用QuartusⅡ发热宏单元和所学的数字电路知识，搭建复杂一点的数字电路或系统。

（2）学会使用EDA的程序语言FPGA/CPLD设计数字跑表，设计主要包括功能分析、方案设计和电路测试几个步骤。

二：设计内容：

1.设计一个数字跑表，具有如下功能。 （1）复位和暂停，秒表计时等功能。

（2）跑表计时长度可达1小时，计时精度为0.01 秒。 （3）通过6位数码管分别显示跑表的分、秒和百分秒。

控制端 复位（clr） 取值 1 0 计数/暂停键（pause） 1 0

2.方案论证:

数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零；当启动、暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计数。数字跑表的结构示意图如下：

功能 异步清零 计数 暂停 计数

图2-1跑表示意图

3.模块电路设计：

第１ｌ卷第８期电手元嚣件主用

Ｖ０１．１１Ｎｏ．８２００９年８月

ＥｌｅｃｔｒｏｎｉｃＣｏｍｐｏｎｅｎｔ＆ＤｅｖｉｃｅＡｐｐｌｉｃａｔｉｏｎｓ

Ａｕｇ．２００９

基于ＣＰＬＤ的光伏逆变器锁相

及保护电路设计

罗佩．王厚军

（电子科技大学自动化工程学院，四川

成都６１００５４）

摘要：针对“５ｋＷ光伏并网逆变器”实际项目中的锁相及保护电路。分析了光伏逆变器在硬件锁相和硬件保护等方面的需求。给出了基于ＣＰＬＤ的数字锁相技术和保护电路的理论原理，以及模块设计与实现方法。

关键词：光伏逆变器；ＣＰＬＤ；数字锁相；电路保护

Ｏ引言

在光伏并网系统的逆变器电路中。对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰，因此。其简单的锁相方法很容易受到干扰而失锁。从而导致系统无法正常运行。在这种情况下．设计采用对电网电压进行过零检测后再将信号送入ＣＰＬＤ．然后由ＣＰＬＤ实现对电网电压进行数字锁相的方法，可以有效地防止相位因干扰而发生抖动或者失锁的现象。保证系统的正常运行。另外，本系统还使图ｌ

５

ｋＷ光伏并网逆变器系统结构图

用ＣＰＬＤ对ＤＳＰ产生的ＰＷＭ波控制信号和系统运个５４Ｖ１８功能模块组成。可提供１６００个５ａｓ延迟行时的各项参数进行监控，一旦发现异常，立即可

第１ｌ卷第８期电手元嚣件主用

Ｖ０１．１１Ｎｏ．８２００９年８月

ＥｌｅｃｔｒｏｎｉｃＣｏｍｐｏｎｅｎｔ＆ＤｅｖｉｃｅＡｐｐｌｉｃａｔｉｏｎｓ

Ａｕｇ．２００９

基于ＣＰＬＤ的光伏逆变器锁相

及保护电路设计

罗佩．王厚军

（电子科技大学自动化工程学院，四川

成都６１００５４）

摘要：针对“５ｋＷ光伏并网逆变器”实际项目中的锁相及保护电路。分析了光伏逆变器在硬件锁相和硬件保护等方面的需求。给出了基于ＣＰＬＤ的数字锁相技术和保护电路的理论原理，以及模块设计与实现方法。

关键词：光伏逆变器；ＣＰＬＤ；数字锁相；电路保护

Ｏ引言

在光伏并网系统的逆变器电路中。对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰，因此。其简单的锁相方法很容易受到干扰而失锁。从而导致系统无法正常运行。在这种情况下．设计采用对电网电压进行过零检测后再将信号送入ＣＰＬＤ．然后由ＣＰＬＤ实现对电网电压进行数字锁相的方法，可以有效地防止相位因干扰而发生抖动或者失锁的现象。保证系统的正常运行。另外，本系统还使图ｌ

５

ｋＷ光伏并网逆变器系统结构图

用ＣＰＬＤ对ＤＳＰ产生的ＰＷＭ波控制信号和系统运个５４Ｖ１８功能模块组成。可提供１６００个５ａｓ延迟行时的各项参数进行监控，一旦发现异常，立即可

ｒｏｌｎｅｎａＹ

ＣＰＬＤ．ＢＡＳＥＤＣＩＲＣＵＩＴＤＥＳＩＧＮＯＦ

ＨＩＧＨ—Ｉ汪ＳＯＬＵＴＩＯＮＡＤＣＯＮＶＥＲＴＥＲ

ＡＴｈｅｓｉｓＳｕｂｍｉｔｔｅｄｔｏ

ＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ

ＦｏｒｔｈｅＡｃａｄｅｍｉｃＤｅｇｒｅｅｏｆＭａｓｔｅｒｏｆＥｎｇｉｎｅｅｒｉｎｇ

ＢＹ

Ｓｕｐｅｒｖｉｓｅｄｂｙ

Ｐｒｏｆ．胁Ｊｉａｎｈｕｉ

ＳｅｎｉｏｒＥｎｇｎｇｌｎｅｅｒ１，５ｌｌｅｎＣｈｅｎａｎ

ＳｃｈｏｏｌｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ

ＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ

Ｍａｒｃｈ２０１０

东南大学学位论文独创性声明

本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及耳）（得的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。

珥盛、卜

东南大学学位论文使用授权声明

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