verilog语言编写4位全加器

Verilog实验报告——8位全加器

由一位全加器构成8位全加器

电科6012202023 裴佳文

一、

实验目的

用verilog语言编写由1位全加器构成8位全加器，自行编写testbench代码并在modelsim软件上进行仿真。 二、代码 1、源代码： 1位全加器：

module P1(A,B,Cin,sum,Cout); input A,B,Cin; output sum,Cout; wire s1,t1,t2,t3; xor x1(s1,A,B), x2(sum,s1,Cin); and A1(t3,A,B), A2(t2,B,Cin), A3(t1,A,Cin); or o1(Cout,t1,t2,t3); endmodule

由1位全加器构成8位全加器

module P(J,W,Psum,PCout,PCin); input [7:0] J,W; input Pcin;

output [7:0] Psum; output Pcout; wire [7:1]Ptemp; P1:

PA1(.A(J[0]),.B(W[0]),.Cin(PCin),.sum(Psum[0

实验四 四位全加器

一、实验目的

l. 用组合电路设计4位全加器。

2.了解Verilog HDL语言的行为描述的优点。 二、实验原理

4位全加器工作原理 1）全加器

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表中所列。

2）1位全加器

一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；

这两幅图略微有差别，但最后的结果是一样的。 3）4位全加器

4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：

采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。

三、实验步骤

新建文件 定义模块，顶层模块与工程名字一致，不可有并列的顶层模块 每个模块中设置端口及内部变量，注意调用接口 子模块写好1位全加器 主模块中设定时钟上升沿控制

Verilog——八选一选择器

八选一选择器

一、

实验目的

编写一个八选一的选择器，并在verilog软件上进行仿真。 二、

代码

1、 源代码

（1）用数据流描述的八选一多路选择器模块，采用了逻辑方程

module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;

input i0,i1,i2,i3,i4,i5,i6,i7; input s2,s1,s0;

assign out=

s2?(s1?(s0?i7:i6):(s0?i5:i4)):(s1?(s0?i3:i2):(s0?i1:i0)); endmodule

（2）用数据流描述的八选一多路选择器模块，采用了条件操作语句

module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;

input i0,i1,i2,i3,i4,i5,i6,i7; input s2,s1,s0;

assign out=(~s2&~s1&~s0&i0)| (~s2&~s1&s0&i1)| (~s2&s1&~s0&i2

实验1 原理图输入设计8位全加器

一、 实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、 原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、 实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、 实验环境：

计算机、QuartusII软件。

五、 实验流程： 实验流程：

根据半加器工作原理，建立电路并仿真，并将元件封装。

↓

利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 ↓

利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 图1.1 实验

设计一·四路与非电路的Hspice设计。 设计二·一位全加器电路的Hspice设计。

专 业 电子科学与技术 学 号

学生姓名

1

指导老师 汪再兴

设计一·四路与非门的设计

一·设计目的：

1、学习使用电路设计与仿真软件HSPICE，练习用网表文件来描述模拟电路，并熟悉应用HSPICE内部元件库；

2、熟悉用MOS器件来设计四位逻辑输入与非门电路。

二·原理（说明） 1．与非门

与非门是与门和非门的结合，先进行与运算，再进行非运算。与运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。如1和1（两端都有信号），则输出为1；1和0，则输出为0；0和0，则输出为0

2．4路与非门结构及原理：

AB231CD45NAND4OUTPUT

当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。

真值表如下 A B C Y D 0 0 0 0 1 0 0

本科毕业设计论文

题 目 一位全加器版图设计与模拟

专业名称 电子科学与技术

学生姓名 张戡

指导教师 保慧琴

毕业时间 2014年6月

毕业 任务书

设计 论文

一、题目

一位全加器版图设计与模拟

二、指导思想和目的要求

对一位全加器的版图设计与模拟进行研究，从而对版图设计的重点、要点、难点进行分析掌握，同时对全加器工作原理有更深入的了解，为之后其他器件版图设计积累经验。了解一位全加器工作原理及运作特性，利用L-edit软件制作全加器原理电路图；学习L-edit软件操作与调试，阅读软件说明了解常用器件架构中各部最小尺寸与最小间隔；运用L-edit软件绘制一位全加器版图，使版图符合规范结构完整正确并对其进行仿真得到正确完整的仿真结果；最后对版图进行优化使得所绘版图为符合L-edit软件要求的最小版图器件并再次进行仿真得出结果总结心得。

三、主要技术指标

对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“

太原科技大学：名字起个什么

电子技术课程设计

——八位串行全加器

学院 ： 专业班级： 姓名： 学号： 指导教师： 2009年12月

太原科技大学：名字起个什么

目录

一．设计任务与要求…………………………………………1

二、总体框图…………………………………………………1

三、选择器件…………………………………………………2

四、功能模块…………………………………………………2

五．总体设计电路图…………………………………………6

六、心得体会………………………………………………9

八位全加器

太原科技大学：名字起个什么

一、设计任务与要求

1：只用一个1位二进制全加期和一些辅助的时序电路，设计一个8位二进制全加器。 2：能在8~9个时钟脉冲后完成8位二进制数的加法运算，电路需考虑进位输入和进位输出。

3：有清零控制。

二、总体框图

半 加 器 一位全加 器 八位全加器

一位全加器可由两个 半加器和一个或门构成，利用以上获得的一位全加器，一个D触发器以及两个并串移位寄存器和一个串并移位寄存器构成一个八位全加器。

三、选择器件

1、配有 max+plus11软件的计算机一台。

2、选用FPGA芯片，如FLEX

Alu.v

module ALU(aluControl,a,b,result,zero); input[3:0] aluControl; input[31:0] a,b; output zero;

output[31:0] result; reg[31:0] result;

always @(aluControl or a or b) begin

case(aluControl)

4'b0000: result=a&b; 4'b0001: result=a|b; 4'b0010: result=a+b; 4'b0110: result=a-b;

4'b0111: result= (a

assign zero=(result==0) ? 1 : 0;

endmodule

ALUcontrol.v

module ALUcontrol (aluop,funct,aluControl); input [1:0]aluop; input [5:0]funct; output reg[3:0]aluControl;

燕 山 大 学 电 子 实 验 中 心

EDA课程设计-Verilog HDL 程序 设计教师：郑兆兆 2012年12月24日

EDA设计输入方式燕 山 大 学 电 子 实 验 中 心

原理图设计输入

硬件描述语言设计输入(VHDL 、 Verilog HDL)

波形设计输入 底层设计输入 层次设计输入

燕 山 大 学 电 子 实 验 中 心

Verilog HDL是目前应用最为广泛的硬件描述语言之一， 与VHDL各有千秋。1993年，IEEE专门成立IEEE 1364工作 组制定Verilog HDL的标准，在1995年发布了第1个Verilog HDL的标准，即IEEE 1364-1995。随后，IEEE在2002年发布 了经过修订的Verilog HDL新标准，命名为IEEE 1364-2001。 Verilog HDL允许在不同的抽象级别上对数字电路系统进 行描述，这些抽象级别包括 系统级( System Level)、算法 级( Algorithm Level )、寄存器传输级( Register Transfer Level)、门级(Gate Level)和开关级(Switch Level)。 系统级、算法级、寄存器传输级描述都被称为行

四位全加器的VHDL/VerilogHDL实现

加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入 A 0 0 1 1 B 0 1 0 1 信号输出 S 0 1 1 0 C 0 0 0 1 表1 半加器的真值表 由真值表可分别写出和数S，进位数C的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方