用74L161构成模7计数器

数电技术课程实践

班级：12电本 姓名：徐保霞

学号：201292150118

指导教师：崔用明

设计一个用74L161组成的14进加法计数器

一、 摘要:本设计主要是对四位二进制同步计数器

74L161（异步清除）的

同步预置控制端进行分析设计,使74LS161能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使同步预置信号能够持续足够长的时间，从而使74LS161能够从0000这一状态复位变为1101状态,成功得竞争结果，实现十四进制计数器的设计。

英文摘要：This design is mainly to four binary synchronous counter 74

L161 (asynchronous clearance) analyze the synchronous reset control end of the design, make a 74 ls161 can overcome the trigger the differences of working speed and competitive adventure phenomenon, has realized the synchr

数电技术课程实践

班级：12电本 姓名：徐保霞

学号：201292150118

指导教师：崔用明

设计一个用74L161组成的14进加法计数器

一、 摘要:本设计主要是对四位二进制同步计数器

74L161（异步清除）的

同步预置控制端进行分析设计,使74LS161能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使同步预置信号能够持续足够长的时间，从而使74LS161能够从0000这一状态复位变为1101状态,成功得竞争结果，实现十四进制计数器的设计。

英文摘要：This design is mainly to four binary synchronous counter 74

L161 (asynchronous clearance) analyze the synchronous reset control end of the design, make a 74 ls161 can overcome the trigger the differences of working speed and competitive adventure phenomenon, has realized the synchr

数电技术课程实践

班级：12电本 姓名：徐保霞

学号：201292150118

指导教师：崔用明

设计一个用74L161组成的14进加法计数器

一、 摘要:本设计主要是对四位二进制同步计数器

74L161（异步清除）的

同步预置控制端进行分析设计,使74LS161能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使同步预置信号能够持续足够长的时间，从而使74LS161能够从0000这一状态复位变为1101状态,成功得竞争结果，实现十四进制计数器的设计。

英文摘要：This design is mainly to four binary synchronous counter 74

L161 (asynchronous clearance) analyze the synchronous reset control end of the design, make a 74 ls161 can overcome the trigger the differences of working speed and competitive adventure phenomenon, has realized the synchr

Harbin Institute of Technology

设计说明书（论文）

课程名称：数字电子技术基础 设计题目：同步加法计数器设计 院 系：航天学院自动化 班 级：0804101 设 计 者：龚翔宇 学 号：1080410124 设计时间：2010.11

【问题重述】

试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

【设计思路】

同步加法计数器74LS161为16进制计数器，要设计一个60进制的计数器，用555定时器设计多谐振荡电路，为同步加法计数器74LS161提供时钟输入信号并且用LED数码管显示结果。

要用16进制的161计时器设计60进制的，必须将其改装为10进制的。将2个161联级，低位向高位进位6次，然后置零——即基本设计思路。

【基本元件】

1. 74LS161（两片）

2. 二4输入与非门74LS20（一片） 3. 55

学生实验报告

实验名称：用74LS161设计同步12进制计数器 学生姓名： 班级： 学号： 指导老师： 同组人： 成绩： 一、实验目的及要求: 1.实验目的： (1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。 (2)学会对实验板上的FPGA/CPLD进行编程下载。 (3)硬件验证自己的设计项目。 2.实验要求： (1)要求所设计的电路有三个输入端： ? en:使能端，高电平有效； ? clear:端，清零端，低电平有效（清零）； clk:脉冲输入端。 (2)五个输出端： ? q3--q0:计数状态端； ? cout:进位输出端，当计到十进制数12时，cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 二、实验原理： 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。 按照计数器

哈尔滨工业大学

《数字电子技术基础》结课报告

题目：用2片74LS161实现224进制计数器

姓名：王倩倩

学号：1111120124 班级：1111201

1

用2片74LS161实现224进制的计数器

摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。用Multisim进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。

关键词：74LS161 224进制清零法置数法同步并行异步串行 正文：

74LS161是集成4位二进制加法计数器，其功能表如表1所示：

表174LS161功能表

74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和

实验二 模可变计数器设计

一、 实验目的

(1) 掌握关于简单数字电路的设计和静态数码管的设计。 （2）熟悉VHDL中进程语句的使用。 （3）掌握数码管的显示。 二、 实验内容与要求

（1） 设计设置一位控制位M，要求M=0：模23计数；M=1：模109计数。 （2） 计数结果用静态数码管显示，显示BCD码。 （3） 给出此项设计的仿真波形。

三、设计原理

（1）计数器能够计数的前提就是在使能端有效时，因此设计了en作为输入信号。

（2）计数器应该还要有异步清零端，因此设计了rst作为一个输入信号。另外因为这是模可变的计数器，因此还需要m作为一个输入信号控制计数的模

（3）计数器的基本工作原理是在CP:时钟脉冲输入端，每个上升沿到来时，计一个数，即自身加一，因此设计了计数的变量mmm

（4）若是X模，则应该在小于X时计数，一旦记到X时，应该输出一个进位，因此需要设计一个变量limit作为参量，只有在小于limit时才可以计数，否则就应该清零。又由于在模切换时，要求只要小于22或108就可以计数，因此limit要赋予不同的值(由m控制)，且在是否执行加一前进行判断。

（5）因为一个静态数码管需要四位输出，最大计数是108，要用

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

实验名称

模8计数器

姓名：xxx 班级：xxx

学号：xxxxx 报告日期：xxxxxx

1.实验目的

练习在modelsim下编写verilog程序，熟悉modelsim运行过程，并学会用verilog编写一个模八计数器。

2.实验任务

编写一个模值为八的计数器的功能模块实现模为八带清零端的（异步清零）；并且编写一激励模块来测试该模块。

3.实验内容及步骤

3.1 实验内容

编写模8计数器模块及激励模块 3.2 本次所实现的功能描述

模8计数器有两个输入端，分别为 clock （时钟控制输入端），和clear（异步清零端），一个输出端Q用来周期性的显示。

Clock:时钟信号，当上升沿到来时，计数器自动加一。 Clear:异步清零端，低电平到来时计数器自动清零。 Q:输出端，从000-111共八个状态。

3.3 本次实验的设计方案

带有异步清零端的模8计数器共有8个状态，所以输出端Q只需要三位（从000----111）共八个状态。还需要一个输入端（clock）来输入时钟信号，另一个输入端（clear）来输入清零信号。 模8计数器的状态转移图如下：

000 001 010 011 111 110 101 100