数字电路加法器实验报告

实验一 加法器

一.

1. 2. 3. 4.

实验目的

掌握QuartusⅡ的原理图输入设计方法

学会使用QuartusⅡ进行编译、仿真、锁定管脚、下载 掌握多位全加器的设计方法 熟悉实验板的部分电路

二. 预备知识

利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识，而且直观，根据数字电路的知识即可完成。

QuartusⅡ提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的兆功能块LPM库。但更为重要的是，QuartusⅡ还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。

三. 实验步骤

设计思路

1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。 设输入信号为A,B，so为半加和，co为进位。

根据数字电路的知识，我们可以列出半加器的真值表，如表1-1所示。

表1

加法器电路的设计

9.1 加法器设计 应用 地位 实现 级联加法器 并行加法器

数字信号处理和数字通信影响系统的运行速度

超前进位加法器 流水线加法器

加法器电路的设计

9.1.1 级连加法器 结构 由1位全加器级连

优点 缺点a[0] b[0]

结构简单延时太长a[1] b[1] a[7] b[7]

cin

1位 全加器sum[0]

cin[1]

1位 全加器sum[1]

cin[7]

1位 全加器sum[7]

cout

加法器电路的设计

【例9.1】8位级联加法器 module add_jl( sum, cout, a, b, cin ); output[7:0] sum; output cout; input[7:0] a, b;

input cin;

加法器电路的设计

full_add1 f0( a[0], b[0], cin, sum[0], cin1 ); full_add1 f1( a[1], b[1], cin1, sum[1], cin2 );

full_add1 f2( a[2], b[2], cin2, sum[2], cin3 );full_add1 f3( a[3], b[3], cin3, sum[3], cin4 ); f

信息科学与工程 通信工程 数字逻辑设计 加法器的设计与仿真实验报告

加法器的设计与仿真

一、实验内容

1、用逻辑图和VHDL语言设计全加器。 2、利用设计的全加器组成串行加法器。 3、用逻辑图和VHDL语言设计并行加法器。

4、应用MaxplusII软件对全加器和串行加法器进行编译、仿真和模拟。

5、在“MaxplusII软件的基本操作”实验的基础上，能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解全加器和串行加法器。

二、实验平台及实验方法

用VHDL语言编写全加器和串行加法器的程序，运用MaxplusII软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。也可以用原理图进行文本设计，波形设计。 逻辑符号图： 真值表： 电路图：

三、实验过程

1．启动MaxplusII软件；

2．新建一个文本编辑文件，输入全加器的VHDL语言； 3．编译。点击file save as,保存文件名为f-adder名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，

信息科学与工程 通信工程 数字逻辑设计 加法器的设计与仿真实验报告

若编译结果出现0 error，0 warnings则说明编译通过。

4．仿真波形。点Ma

电子与信息工程学院电子科学与技术专业 集成电路设计

__________________________________________________________________________________ 实验名称：十六位超前进位加法器

一、实验目的

设计、验证并优化16位超前进位加法器的逻辑功能。

二、实验原理

1、1位全加器原理

全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数：

求和输出信号 = A ⊕ B ⊕ C 进位信号 = AB + AC + BC

实现这两个函数的门级电路如下图。并不是单独实现这两个函数，而是用进位信号来产生求和输出信号。这样可以减少电路的复杂度，因此节省了芯片面积。

上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n位的二进制数作为输入，在输出端产生二进制和。最简单的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟。因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时

哈尔滨商业大学

计算机与信息工程学院

数字电路综合实验报告设计

题目: 电子时钟

专业班级: 11级电子信息工程 小组成员：李功凌 、卢志锦 指导老师：张晓兰

日期：2012年11月22日~12月11日

目录

1.功能描述；

2.总体设计及工作原理描述； 3.模块设计； 4.实验器材； 5.调试与故障分析； 6.心得体会； 7.参考文献； 8.电路图；

1.功能描述：

电子时钟可以由三个模块构造，一个24进制计时电路、两个60进制计时电路，分别作为时、分、秒三个模块。秒计时60时进位到分，计时，此时要求秒清零且继续计时；分计时60时进位到时，计时，此时要求分清零且继续计时。

74LS192的逻辑功能表 输入 CLR 1 0 0 0

CD4511的逻辑功能表

输入 LE BI LI D X X 0 0 0 0 0 0 X 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 X X 0 0 0 0 0 0 C X X 0 0 0 0 1 1 B X X 0 0 1 1 0 0 A X

哈尔滨商业大学

计算机与信息工程学院

数字电路综合实验报告设计

题目: 电子时钟

专业班级: 11级电子信息工程 小组成员：李功凌 、卢志锦 指导老师：张晓兰

日期：2012年11月22日~12月11日

目录

1.功能描述；

2.总体设计及工作原理描述； 3.模块设计； 4.实验器材； 5.调试与故障分析； 6.心得体会； 7.参考文献； 8.电路图；

1.功能描述：

电子时钟可以由三个模块构造，一个24进制计时电路、两个60进制计时电路，分别作为时、分、秒三个模块。秒计时60时进位到分，计时，此时要求秒清零且继续计时；分计时60时进位到时，计时，此时要求分清零且继续计时。

74LS192的逻辑功能表 输入 CLR 1 0 0 0

CD4511的逻辑功能表

输入 LE BI LI D X X 0 0 0 0 0 0 X 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 X X 0 0 0 0 0 0 C X X 0 0 0 0 1 1 B X X 0 0 1 1 0 0 A X

目录

实验一 四位海明校验码的逻辑设计实验二 十六进制译码计数器的设计 实验三 脉冲分频逻辑电路的设计 实验四 八位数据串入并出逻辑设计 实验五 十六位运算器的逻辑设计 实验六 4Kx8bit存储器的25

2 6 10 16 20 计1

设

实验一 四位海明校验码的逻辑设计

实验目的：

掌握海明校验的编码原理以及设计、调试方法，巩固提高组合逻辑知识，培养实际动手能力。掌握总线的应用方法。掌握总线信息出错时发现错我和纠正错我的原理，掌握奇偶校验的原理，掌握海明校验编码原理以及设计、调试方法。 实验要求：

(1) 设计信息位为 4位的内存的海明校验逻辑电路,在读内存储器时,具有一位出 错报错和纠正一位错误的功能。

(2) 为了难其正确性,在读出信息的通路上,要串入造错用逻辑,位数自定。 (3) 奇偶发生器与海明校难器对同一位用一块奇偶校验集成块 实验原理： 检错和校错

由编码理论，任何一种编码是否具有检测和纠错能力，都与编码的最小距离有关，即任何两组合法代码间最少的二进制位数的差异，L-1=D+C（D>=C）L为编码的最小距离，D表示检测错误的位数；C表示纠正错误的

用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。

实验报告

课程名称：EDA技术实验 实验名称： 班级： 姓名： 指导老师评定： 签名：

一、实验目的

用VHDL设计一个2选1多路选择器,并设计一个8位硬件加法器。

二、实验仪器

计算机一台，U盘一个，Quartus Ⅱ软件

三、实验步骤

（一）2选1多路选择器的VHDL描述

1. 新建一个文件夹YHY，打开Quartus Ⅱ软件，选择菜单File→New，在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File(如图一)，按OK按钮打开VHDL编辑器窗口。

2. 在VHDL编辑器窗口输入2选1多路选择器的VHDL描述：

ENTITY mux21a IS

PORT(a,b:IN BIT;

s:IN BIT;

y:OUT BIT);

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

y<=a WHEN s='0' ELSE b;

数字电子技术课程设计

前 言

当今，电子技术飞速发展，近年来出现了许多新的数字器件和电路的分析设计方法，尤其是中大规模集成电路的发展和应用更是迅速。比如可编程逻辑器件出现时间虽然不长，但已在各个领域得到广泛应用。如今，数字电路与技术已广泛应用于计算机、自动化装置、医疗仪器与设备、交通、电信、文娱活动等几乎所有的生产生活领域中，可以毫不夸张地说，几乎每人每天都在与数字技术打交道。所有这些，给数字电子技术课程提出了更高的要求，需要有新的内容、方法和手段与之相适应。

“电子技术课程设计”是电子技术课程的实践性教学环节，是对学生学习电子技术的综合性训练，该训练通过学生独立进行某一课题的设计、安装和调试来完成。学生通过动脑、动手解决若干个实际问题，巩固和运用在“模拟电子技术”、“数字电子技术”、“单片机原理与应用”等课程中所学的理论知识和实验技能，基本掌握常用电子电路的一般设计方法，提高设计能力和实验技能，为以后从事电子电路设计、研制电子产品打下基础。

我们的设计题目是《八位二进制加法器》，技术指标：八位二进制加数与被加数的输

加法器及差分放大器项目实验报告

一、项目内容和要求 （一）、加法器 1、任务目的：

（1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理；

（3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容：

2.1 设计一个反相加法器电路，技术指标如下：

（1）电路指标

运算关系:UO??(5Ui1?2Ui2)。 输入阻抗Ri1?5K?,Ri2?5K?。

（2）设计条件

电源电压Ec=±5V； 负载阻抗RL?5.1K?

（3）测试项目

A：输入信号Ui1??0.5V,Ui2??0.5V，测试4种组合下的输出电压；

B：输入信号Ui1??0.5V,Ui2为正弦波1KHz,0.1V信号，测试两种输入组合情况下的输出电

压波形。

C：输入信号Ui1?0V，改变Ui2的幅度，测量该加法器的动态范围。

D：输入信号Ui1?0V，Ui2为正弦波,1V，改变正弦波的频率，从1kHz逐渐增加，步长为

2k