关于verilog中的数字

因为本人也是刚学习fpga的菜鸟，所以这个程序漏洞很多，仅供参考。。。。。。。。。

//分频子模块

module fenpin (clk,rst_n,en_1s,en_1ms); //产生1s，1ms的分频 input clk; input rst_n; output en_1s; output en_1ms;

reg[31:0] jishu_1s; reg[15:0] jishu_1ms;

parameter cnt_1s =49999999; parameter cnt_1ms =49999;

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1s<=32'b0; else if(jishu_1s

jishu_1s<=32'b0; end

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1ms<=16'b0; else if(jishu_1ms

jishu_1ms<=16'b0; end

assign en_1s=(jishu_1s==cnt_1s)? 1'b1 : 1'b0; assign en_1ms=(jishu_1ms==cnt_

module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5);

//s1调时 s2调分 s3调秒 wela位码 dula段码 en使能 clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止

//flag2为闹钟标志（拨上去就是设置闹钟时间） start2为闹钟开关 aled闹钟提示灯 input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled;

reg [7:0] cnt,dula; reg [2:0] wela;

reg[7:0] hourh,hourl,minh,minl,sech,secl;

reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,a

数字系统设计与Verilog HDL （复习）

EDA（Electronic Design Automation）

就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。 1．电子CAD（Computer Aided Design）

2．电子CAE（Computer Aided Engineering） 3．EDA（Electronic Design Automation） EDA技术及其发展 p2

EDA技术的应用范畴

1.3 数字系统设计的流程

基于FPGA/CPLD

的数字系统设计流程

1. 原理图输入(Schematic diagrams ) 2、硬件描述语言 (HDL文本输入) 设计输入

硬件描述语言与软件编程语言有本质的区别

综合（Synthesis）

将较高层次的设计描述自动转化为较低层次描述的过程

◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示

综合器是能自动实现上述转换的软件工具，是

Verilog

数字系统设计 代码90例

合肥工业大学宣城校区 微电子科学与工程 Verilog数字系统设计

Contents

1、二选一多路选择器..........................................................................................................1 2、多路器模块的编写测试平台..........................................................................................1 3、三位加法器......................................................................................................................2 4、比较器......................................................................................................

数字钟

一、简介

此数字钟为时分秒可调，带有闹钟设置。各引脚功能入下： clk: 输入时钟信号，为50mhz；

(clk1k： 产生闹铃音、报时音的时钟信号，)

mode： 功能控制信号；为0：计时功能;为1：闹钟功能； 为2：手动校时功能；

turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；若长时间按住该键，还可使秒信号清零，用于精确调时；

change： 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时；

seg：此信号分别输出显示数据；采用BCD码计数，分别驱动6个数码管显示时间；

scan：数码管位选择信号输出

alert： 输出到扬声器的信号，用于产生闹铃音和报时音； 闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀—嘟”四短一长音；

LD_alert： 接发光二极管，指示是否设置了闹钟功能； LD_hour： 接发光二极管，指示当前调整的是小时信号； LD_min： 接发光二极管，指示当前调整的是分钟信号。

二、程序如下

module

shuzizhong(clk,mode,change,turn,ale

verilog 数字系统设计教程 逻辑部分

数字系统设计的核心知识 复杂数字系统的构成； 基本电路和 Verilog 的对应关系； 同步有限状态机在电路中的作用； 时钟树与自动综合技术

verilog 数字系统设计教程 逻辑部分

数字逻辑电路的构成- 组合逻辑：输出只是输入逻辑电平的函数(有延时),与电路的原始状态无关。

- 时序逻辑：输出不只是输入的逻辑电平的函数，还与电路所处的状态有关。同步时序逻辑是在同一时钟跳变节拍的前提下， 如输入条件满足，则进入下一状态，否则仍留 在原来的状态的状态机。

verilog 数字系统设计教程 逻辑部分

数字逻辑电路的构成- 组合逻辑：由与、或、非门组成的网络。常用的有：多路器、数据通路开关、加法器、乘法器等，没有记忆功 能。

- 时序逻辑： 由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算 控制逻辑、指令分析和操作控制逻辑。同步时序逻辑的设 计是设计复杂的数字逻辑系统的核心。

- 存储器和寄存器：用于暂时存储数据信息。

verilog 数字系统设计教程 逻辑部分

组合逻辑举例之一一个八位数据通路控制器`define ON 1 ‘b 1 `define OFF 1 ‘b 0

Verilog FPGA数字系统设计学习笔记

以下是本人学习VERILOG以来的一些笔记总结，希望能帮助到一些入门的同学。希望各位批评指正。本笔记将持续更新。

一、有关verilog数字电路设计

1 Verilog设计基本思路是：设计产生行为和功能准确的电路结构，这些电路结构看起来相当复杂，难以理解，而行为的描述比较直观。我们可以用比较直观的行为描述来开始设计过程，通过Verilog 语言的仿真测试验证其正确后利用一种工具把行为模块自动转化为焖鸡模块，再次经过Verilog 语言的仿真测试试验验证其正确后，便完成了前端设计，接下来是后端制造的准备工作。

2 任务是不可综合的，只能用于仿真，编写测试脚本；函数可以综合，一般用于计算，函数必须要有一个输入，只能返回一个值，并且至少要一个输入变量。函数属于组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。 3 过程性赋值语句中的任何延时都将忽略，不可综合； 4 Inout的使用：inout io_data;

reg out_data; reg io_data;

这是上海大学verilog课程上的1个实验题目的报告

Verilog HDL数字系统设计报告 9

姓名 林勇 学号 11122240

时间 2013.10.02 地点 II教102 实验室

实验题目 利用状态机实现比较复杂的接口设计

一． 实验目的与要求

（1）学习运用由状态机控制的逻辑开关，设计出一个比较复杂的接口逻辑；

（2）在复杂设计中使用任务（task）结构，以提高程序的可读性；

（3）加深对可综合风格模块的认识。

二． 实验环境

CPU型号：Intel(R) Core(TM)i3 CPU 内存容量：2.00GB

操作系统类型：32位Win7操作系统 仿真软件：ModelSim SE 6.2b

三． 实验内容

该例是一个并行数据转换为串行位流的变换，利用双向总线输出。通过基本时钟的运行，使得并行数据一位一位的输出。

四． 系统框图

五． 实验波形图

六、体会

这是上海大学verilog课程上的1个实验题目的报告

在这个实验中，由于代码是复制粘贴的，不知道为什么刚开始编译的时候总有一行会出现错误，但是回去仔细分析代码的时候却怎么也找不出错在哪里，后来解决的办法是在那行之前的代码通过自己手动输入进去，后

verilog 数字系统设计教程习题答案第二章

HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。

2.模块的基本结构由关键词module和endmodule构成。

3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog

HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供

实验五 数字频率计设计

一、实验目的

1、掌握简单的时序控制电路设计方法；

2、进一步掌握复杂数字电路设计中的层次设计方法； 3、掌握数字频率计的原理与设计方法；

二、硬件、软件要求

计算机、EDA实验箱、MAX+plus II软件，下载电缆

三、实验内容及实验原理 1、数字频率计原理：

1）系统组成框图如图1.5.1所示：

8位七段数码管模块 clkenclken a~g clr clr 测频时八位十数据 动态扫描 序控制 寄存器 显示电路 进制计sel2 数器 sel1 lock sel0 lock clk clk

800Hz时钟输入 分频器

8Hz时钟输入 fx被测信号输入

图1.5.1 频率计组成框图

其中，8位七段数码管模块为实验箱上电路模块，电路中有3-8译码器，故位选信号为3位二进制顺序编码；动态扫描显示电路可利用实验三的设计文件；数据寄存器是由32个D触发器构成，每四个为一组，每组保存一个BCD码，其时钟信号由测频时序控制模块提供，在本实验中需自行设计；八位十进制计数器模块可利用实验四的设计文件；测频时序控制模块在本实验中需要自行设计；分频器是将输入的800Hz显