极大规模集成电路制造装备及成套工艺实践管理办公室

国家科技重大专项

“极大规模集成电路制造装备及成套工艺”

2009年项目指南

为推动我国集成电路制造产业的发展，提升我国集成电路制造装备、工艺及材料技术的自主创新能力，充分调动国内力量为重大专项的有效实施发挥作用，国家科技重大专项“极大规模集成电路制造装备及成套工艺”根据实施方案和“十一五”实施计划，安排一批项目在全国公开发布，通过竞争择优方式选择优势单位承担项目。

一、 项目申请范围

根据附件1列出的项目指南说明，进行项目申请，编制《项目申报书》。

二、 项目申报与组织方式

由专项实施管理办公室组织，通过教育部、工业与信息化部、中国科学院、国资委和各省（市）科委（厅、局）向所辖企业、直属高校、科研院所发布指南，组织所辖单位编制项目申报材料，由各主管部门汇总后统一报送专项实施管理办公室。

专项实施管理办公室对各部门（地方）申报项目进行汇总后，由专项总体组组织专家进行申请材料初审，筛选符合专项要求的优势单位提交专项办公室，由专项办公室组织评审委员会进行正式评审，择优委托主承担单位，在专项总体组指导下组织产学研用联盟承担项目。

1

三、 项目申报单位基本要求

1、 在中国境内注册的中资控股企业，注册资本为申请国拨经费的10%以上。

2、 具备独

国家科技重大专项

“极大规模集成电路制造装备及成套工艺”

2009年项目指南

为推动我国集成电路制造产业的发展，提升我国集成电路制造装备、工艺及材料技术的自主创新能力，充分调动国内力量为重大专项的有效实施发挥作用，国家科技重大专项“极大规模集成电路制造装备及成套工艺”根据实施方案和“十一五”实施计划，安排一批项目在全国公开发布，通过竞争择优方式选择优势单位承担项目。

一、 项目申请范围

根据附件1列出的项目指南说明，进行项目申请，编制《项目申报书》。

二、 项目申报与组织方式

由专项实施管理办公室组织，通过教育部、工业与信息化部、中国科学院、国资委和各省（市）科委（厅、局）向所辖企业、直属高校、科研院所发布指南，组织所辖单位编制项目申报材料，由各主管部门汇总后统一报送专项实施管理办公室。

专项实施管理办公室对各部门（地方）申报项目进行汇总后，由专项总体组组织专家进行申请材料初审，筛选符合专项要求的优势单位提交专项办公室，由专项办公室组织评审委员会进行正式评审，择优委托主承担单位，在专项总体组指导下组织产学研用联盟承担项目。

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三、 项目申报单位基本要求

1、 在中国境内注册的中资控股企业，注册资本为申请国拨经费的10%以上。

2、 具备独

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学 院 专业班级 学 号 姓 名 ---

………

… 线中南大学考试试卷 时间110分钟 封密题 号 一 二 三 合 卷计 评 …得 分 ………评卷人 ……2013 ~2014 学年一学期大规模集成电路设计课程试题 32 理处学时，开卷，总分100分，占总评成绩70 %

分

0按得 分 一、填空题(本题40分，每个空格1分)

绩成1. 所谓集成电路，是指采用 ，把一个电路中所

试评卷人 需的二极管、 、电阻、电容和电感等元考者件连同它们之间的电气连线在一块或几块很小的 或介质基违片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具，息有特定电路功能的微型结构。

信2. 请写出以下与集成电路相关的专业术语缩写的英文全称：

生考ASIC： 写ASSP：

`CMOS反相器电路图、版图、剖面图

CMOS的广泛使用，是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法（略）

避免栅锁效应方法：用金掺杂或中子辐射，降低少数载流子寿命；深阱结构或高能量注入形成倒退阱；将器件制作于高掺杂衬底上的低掺杂外延层中；沟槽隔离。

在基体（substrate)上改变金属的掺杂，降低BJT的增益 ? 避免source和drain的正向偏压

? 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

? 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。

? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。 ? 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

? 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。 ?

超大规模集成电路设计方法学试题及解答

一、 名词解释与理解：（20分）

摩尔定律、导通集合CON、断开集合COFF、无关集合CDC、蕴涵体、逆（反）向设计方法。

答：

摩尔定律：由Intel公司创始人之一的Gordon Moore于1960年提出，1965年发表，并于1971年得到第一次公开验证的一条关于集成电路制造的预言，其具体表述为：集成电路的功能随着时间呈指数增长，即每过18个月，微处理器处理能力增加一倍而价格不变（即集成度按18个月翻番）。

导通集合CON：使某位输出为1的输入序列的集合为该输出位的导通集合。 断开集合COFF：使某位输出为0的输入序列的集合为该输出位的断开集合； 无关集合CDC：使某输出为X的输入序列的集合为该输出位的无关集合；

蕴涵体：包含导通集合中所有顶点而不含断开集合中任一顶点的覆盖称为导通覆盖，在导通覆盖中的每一个多维体称为蕴涵体，每个蕴涵体必须至少包含一个属于导通集合的顶点。最小的蕴涵体就是导通集合中的一个顶点。

逆（反）向设计方法：逆向设计是在剖析他人设计的基础上进行某种修改或改进一种设计方法；对于逆向设计，无论是“自顶向下”还是“由底向上”，开始都要对成品的芯片进行版图解剖、电路图提取和功能分析

1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？ 答：（1）热氧化工艺：包括干氧化法和湿氧化法； （2）扩散工艺：包括扩散法和离子注入法；

（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD法； 物理淀积方法：1 溅射法；2 真空蒸发法

（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影；6 后烘干；7 腐蚀；8 去胶。 2、简述光刻工艺过程及作用。

答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；

（2）预烘干：以便除去光刻胶中的溶剂；

（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准； （4）曝光：使光刻胶获得与掩模图形相同的感光图片；

（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；

（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性

1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？ 答：（1）热氧化工艺：包括干氧化法和湿氧化法； （2）扩散工艺：包括扩散法和离子注入法；

（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD法； 物理淀积方法：1 溅射法；2 真空蒸发法

（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影；6 后烘干；7 腐蚀；8 去胶。 2、简述光刻工艺过程及作用。

答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；

（2）预烘干：以便除去光刻胶中的溶剂；

（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准； （4）曝光：使光刻胶获得与掩模图形相同的感光图片；

（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；

（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性

1. Shown below are buffer-chain designs.

(1) Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. Solution：

由题可知：F?64根据经验fopt?3.6为最合适的值，所以f?NF?N64?3.6，所以N?3.24，但是级数必须为整数所以取N?3，又因为??1，所以：

f?364?4,tp?3?(1?364)?15，所以f?4时最合适。

tp0(2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and tp.

Solution:

根据（1）中计算知道三级最合适，所以验证如下： A）、一级无负载测本征延时代码如下： .title buffer-chain 1

Assignment 7

1. Analyze the sequential element (SE) of Actel ACT FPGA (as shown below) with any possible combinations of C1, C2 and CLR C controls. A. Which functions does this SE support?

B. Verify these functions by using HSPICE simulator at circuit level OR using Modelsim simulator at logic level.

Master LatchF11DC2C1CLRTG4G2Slave LatchF2S1G70S2QG80G5S1MG6G1MCcombinationallogic for clockand clear

Figure 1 Actel ACT 2 and ACT 3 Logic Modules: The equivalent circuit (without buffering) of the SE (sequential element)

Solu

Cfwtcpe集成电路制造工艺原理

七夕，古今诗人惯咏星月与悲情。吾生虽晚，世态炎凉却已看透矣。情也成空，

且作“挥手袖底风”罢。是夜，窗外风雨如晦，吾独坐陋室，听一曲《尘缘》，合

成诗韵一首，觉放诸古今，亦独有风韵也。乃书于纸上。毕而卧。凄然入梦。乙

酉年七月初七。

-----啸之记。

集成电路制造工艺原理

课程总体介绍：

1． 课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术

方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等

课程的前修课程。本课程开课时间暂定在第五学期。

2． 参考教材：《半导体器件工艺原理》 国防工业出版社

华中工学院、西北电讯工程学院合编

《半导体器件工艺原理》（上、下册）

国防工业出版社 成都电讯工程学院编著

《半导体器件工艺原理》上海科技出版社

《半导体器件制造工艺》上海科技出版社

《集成电路制造技术-原理与实践》

电子工业出版社

《超大规模集成电路技术基础》 电子工业出版社

《超大规模集成电路工艺原理-硅和砷化镓》

电子工业出版社

3． 目前实际教学学时数：课内课时54学时

4． 教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的

器件（硅器件）、集成电路