eda七段译码器实验报告

七段译码显示

实验目的

1、学习7段数码管显示译码器的设计。

2、学习动态扫描显示的原理及电路的设计。 3、学习LPM兆功能模块的调用。

实验器材

1、SOPC实验箱

2、计算机（装有Quartus II 7.0软件）

实验预习

1、掌握数码管LED的显示原理及动态扫描显示的原理。 2、提前预习，编写好主模块的VHDL程序。

实验原理

数码管LED显示是工程项目中使用较广的一种输出显示器件。常见的数码管有共阴和共阳两种。共阴数码管是将8个发光二极管的阴极连接在一起作为公共端，而共阳数码管是将8 个发光二极管的阳极连接在一起作为公共端。公共端常被称作位码，而将其他的8位称作段码。如图10.1所示为共阳数码管及其电路，数码管有8个段分别为：h、g、f、e、d、c、b 和a（h 为小数点），只要公共端为高电平“1”，某个段输出低电平“0”则相应的段就亮。例如数码管的8 个段h、g、f、e、d、c、b、a 分别接1、0、1、0、0、1、0、0，数码管就显示“2”。

图11.1 共阳数码管及其电路

MagicSOPC 实验箱上有2个4位动态共阳数码管LED22和LED21。其硬件原理图见附录二中所示。其中8个位码DIG0-DIG7

实验三：3-8译码器的设计

一、实验目的

1、学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握3-8译码器的工作和设计原理。 5、初步掌握该实验的软件仿真过程。 二、实验仪器

PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。 三、实验步骤

1、创建工程，在File菜单中选择New Project Wizard，弹出对话框

如下图所示

在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：

选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码：

library ieee;

use ieee.std_logic_1164.all;

entity variable_decoder is port(A:in STD_LOGIC; B:in STD_LOG

问题解析与解题方法

问题分析：

设计一个哈夫曼编码、译码系统。对一个ASCII编码的文本文件中的字符进行哈夫曼编码，生成编码文件；反过来，可将编码文件译码还原为一个文本文件。 （1） 从文件中读入任意一篇英文短文（文件为ASCII编码，扩展名为txt）；

（2） 统计并输出不同字符在文章中出现的频率（空格、换行、标点等也按字符处理）； （3） 根据字符频率构造哈夫曼树，并给出每个字符的哈夫曼编码；

（4） 将文本文件利用哈夫曼树进行编码，存储成压缩文件（编码文件后缀名.huf） （5） 用哈夫曼编码来存储文件，并和输入文本文件大小进行比较，计算文件压缩率； （6） 进行译码，将huf文件译码为ASCII编码的txt文件，与原txt文件进行比较。

根据上述过程可以知道该编码译码器的关键在于字符统计和哈夫曼树的创建以及解码。

哈夫曼树的理论创建过程如下： 一、构成初始集合

对给定的n个权值{W1,W2,W3,...,Wi,...,Wn}构成n棵二叉树的初始集合

F={T1,T2,T3,...,Ti,...,Tn}，其中每棵二叉树Ti中只有一个权值为Wi的根结点，它的左右子树均为空。 二、选取左右子树

在F中选取两棵根结点权值

暑期FPGA培训实验报告

————BCD码—七段数码管显示译码器

一、实验设计

利用软件QuartusII，Modelsim及DE0开发板完成译码器的仿真及下载，其中使用VerilogHDL硬件描述语言完成其源代码。 译码器

将一位BCD码0—9用DE0开发板的数码管显示。

二、实验原理

发光二极管(LED)由特殊的半导体材料砷化镓、 磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。 分段式显示器(LED数码管)由7条线段围成8型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。 图4 - 17(a)是共阴式LED数码管的原理图，图4-17(b)是其表示符号。使用时，公共阴极接地，7个阳极a~g由相应的BCD七段译码器来驱动(控制)，如图4 - 17(c)所示。（摘自百度文库）

（图片来自百度）

BCD码—七段数码管显示译码器是将一位BCD码（输入用图中A,B,C,D）翻译为数码管上对应显示的十进制数字。例如：输入为4’b0000时，则显示为g号二极管灭，其他为亮，则可显示为数字0。其实BCD码—七段数码管显

1. 实验名称:

十六进制7段数码显示译码器设计

2. 实验目的：

学习7段数码显示译码器的Verilog硬件设计。

3. 实验原理：

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。

4. 实验内容：

1、编辑和输入设计文件

新建文件夹——输入源程序——文件存盘

源程序:

module LED(A,LED7S);

input [3:0]A;

output [6:0]LED7S;

reg [6:0]LED7S;

always @ (A)

begin: LED

case(A)

4'b0000: LED7S<=7'b0111111;

4'b0001: LED7S<=7'b0000110;

4'b0

《EDA与数字系统设计》实验报告

实验二 7段数码显示译码器

【实验目的】

1. 设计七段显示译码器，并在实验板上验证 2. 学习Verilog HDL文本文件进行逻辑设计输入； 3. 学习设计仿真工具的使用方法；

【实验内容】

1. 实现BCD/七段显示译码器的“ Verilog ”语言设计。

说明：7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。 2. 使用工具为译码器建立一个元件符号 3. 设计仿真文件，进行验证。 4.编程下载并在实验箱上进行验证。

【实验原理】

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的。为了满足16进制数的译码显示，利用Verilog译码程序在FPGA/CPLD中来实现。首先要设计一段程序，该程序可用case语句表述方法，根据真值表写出程序。设输入的4位码为IN[3:0],输出控制7段共阴数码管的七位数据为led7[6:0]。首先完成7

实验四 PCM编译码器

一、实验原理

抽样定理在通信系统、信息传输理论方面占有十分重要的地位。抽样过程是模拟信号数字化的第一步，抽样性能的优劣关系到通信设备整个系统的性能指标。

利用抽样脉冲把一个连续信号变为离散时间样值的过程称为抽样，抽样后的信号称为脉冲调幅（PAM）信号。

抽样定理指出，一个频带受限信号m(t)，如果它的最高频率为fh，则可以唯一地由频率等于或大于2fh的样值序列所决定。在满足抽样定理的条件下，抽样信号保留了原信号的全部信息。并且，从抽样信号中可以无失真地恢复出原始信号。通常将语音信号通过一个3400 Hz低通滤波器（或通过一个300～3400Hz的带通滤波器），限制语音信号的最高频率为3400Hz，这样可以用频率大于或等于6800 Hz的样值序列来表示。

实际上，设计实现的滤波器特性不可能是理想的，对限制最高频率为3400Hz的语音信号，通常采用8KHz抽样频率。这样可以留出一定的防卫带（1200Hz）。当抽样频率fs低于2倍语音信号的最高频率fh，就会出现频谱混迭现象，产生混迭噪声，影响恢复出的话音质量。

在抽样定理实验中，采用标准的8KHz抽样频率，并用函数信号发生器产生一个频率为fh的信号来代替实际语音信号。通过改

东北大学秦皇岛分校

计算机与通信工程学院

计算机组成原理课程设计

专业名称 班级学号 学生姓名 指导教师 设计时间

计算机科学与技术

课程设计任务书

专业：计算机科学与技术 学号： 学生姓名（签名）：

设计题目：指令系统及七段译码器设计

一、设计实验条件

地点：1208实验室 硬件：PC机

软件：Xilinx ISE ModelSim 汇编语言：VHDL

二、设计任务及要求

1. 12、19、25、42号指令 2. 七段译码器 3. 4位BCD码加法器

三、设计报告的内容

1. 设计题目与设计任务

题目：指令系统及七段译码器设计 任务：1. 12、19、25、42号指令 2. 七段译码器 3. 4位BCD码加法器

2. 前言

本次课程让每个人独立设计一台模型计算机中的部分指令及一些数字电路部件，旨在帮助同学们融会贯通计算机组成与结构课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识。

还要学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点；培养科学研究的独立工

作能力

数据选择器、译码器、全加器实验

一、实验目的

1、熟悉数据选择器的功能。

2、熟悉译码器的工作原理和使用方法。

3、设计应用译码器，进一步加深对它的理解。 4、学习用中规模集成电路的设计方法。 二、实验所用仪器和芯片 1、双4选1数据选择器 2、双2线-4线译码器

74LS153 1片 74LS139 2片

3、四两输入与非门 74LS00 1片 3、TEC-5(TDS-2)实验系统 1台 三、实验内容

1、用Quartus II设计一个4选1的数据选择器

4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况； 2、用2线-4线译码器设计一个3线-8线译码器，框图如下：

D0A2A1A0GBAGBAY0Y1Y2Y3BAGY0Y1Y2Y3Y0Y1Y2Y3

3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。

附74LS153和74LS139管脚图

输入

数据选择器、译码器、全加器实验

一、实验目的

1、熟悉数据选择器的功能。

2、熟悉译码器的工作原理和使用方法。

3、设计应用译码器，进一步加深对它的理解。 4、学习用中规模集成电路的设计方法。 二、实验所用仪器和芯片 1、双4选1数据选择器 2、双2线-4线译码器

74LS153 1片 74LS139 2片

3、四两输入与非门 74LS00 1片 3、TEC-5(TDS-2)实验系统 1台 三、实验内容

1、用Quartus II设计一个4选1的数据选择器

4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况； 2、用2线-4线译码器设计一个3线-8线译码器，框图如下：

D0A2A1A0GBAGBAY0Y1Y2Y3BAGY0Y1Y2Y3Y0Y1Y2Y3

3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。

附74LS153和74LS139管脚图

输入