pcl-812pg电压输入范围
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PCL-812PG加强型多功能数据采集卡
PCL-812PG加强型多功能数据采集卡
Features
Programmable gain
30 kS/s, 12-bit, 16-ch ISA Multifunction Card
16-ch single-ended analog input
12-bit A/D converter, with up to 30 kHz sampling rate Two 12-bit analog output channels 16-ch digital input and 16-ch digital output Onboard programmable counter A/D with DMA or interrupt
RoHS
2002/95/EC
COMPLIANT
Introduction
PCL-812PG is a multifunction analog and digital I/O card that features the five most desired measurement and control functions for PC/AT and compatible systems: A/D conversion, D/A co
电力仪表专用超宽输入电压范围开关电源
电力仪表专用超宽输入电压范围开关电源
PMD15-0512
--- 电力仪表专用超宽输入电压范围开关电源
产品特点：
80~650VDC超宽输入电压范围； 双路1000VAC隔离稳压输出； 固定开关频率； 直流无极性输入； 可接受单相交流电压输入； 输入过电压停机功能。
PMD15-0512是专为电力仪表设计的开关电源，可工作于80~650VDC超宽电压范围，5V和12V两路稳压输出，隔离电压可达1000VAC。PMD15-0512内设输入侧过电压停机保护功能，当输入电压超过设定值时，电源自动停止工作，从而减小开关MOSFET所受应力，降低在高输入电压下电源损坏的几率，提高系统的可靠性。PMD15-0512还可以接受单相交流电压输入，较低的交流电压输入会限制电源的输出功率，建议采用较高的（>150VAC）交流电压供电。
规格指标：
工作电压（V） 电压频率（Hz）
80~650VDC OR 150~460VAC DC OR 47~440 Hz
输 入
输入电流（A）Typ. @300VDC，Io=100% 泄漏电流（mA）Max@460VAC 效率（%）Typ @300VDC，Io=100%
标称输出电压（V）：：1
超宽范围输人电压Buck变换器设计
电压Buck变换器设计
第４５卷第９期电力电子技术
ＰｏｗｅｒＥｌｅｃｔｍＩｌｉｃｓ
Ｖ０１．４５．Ｎｏ．９Ｓｅｐｔｅｍｂｅｒ２０１１
２０１１年９月
超宽范围输人电压Ｂｕｃｋ变换器设计
熊才伟，朱永亮
（中国电子科技集团公司第１４研究所，江苏南京２１００３９）
摘要：针对风力发电中Ｄｃ，Ｄｃ模块电源高可靠性、超宽输入电压范围、高效率、高功率密度的要求，设计了单级Ｂｕｃｋ变换器，采用ｕｃ２８４３芯片为控制核心及峰值电流控制模式，并加入斜坡补偿技术，满足超宽输入电压范围内电源的稳定；改进了保护电路，使电源能具备长时问短路并可自动恢复及过温、输入过，欠压等保护功能，提高了电源可靠性。最后通过样机的设计，满足了各种指标要求，验证了此电源模块设计的正确性。
关键词：变换器；超宽范围；峰值电流控制；短路保护
中图分类号：ＴＭ４６
文献标识码：Ａ文章编号：１０００—１００Ｘ（２０１１）０９－００５８—０３
Ｄ商ｇｎ
ｏｆＢｕｃｋＣｏｎＶｅｒｔｅｒ
ＷｉｔｈＩＪｌｔ髓Ｗｉｄｅ
ＩｎｐｕｔＶｏｌｔａｇｅＲａｎｇｅ
ＸＩＯＮＧＣａｉ—ｗｅｉ，ＺＨＵ
（Ⅳｏ．１４删垤尺ｅ靶们＾风ｔ缸ｌ上ｔｅ矿眈ｃ加施ｓ死ｃ‰研，№谚垤２１００３９，伪妇）
Ａｋ血＿ｃｔ：Ａｓｔｏｔｌｌｅｒｅｑｕｉ陀ｍｅｎｔｃｉｅｎ
PCL - 学习笔记 - 图文
How To Write CmakeLists.Txt
Cmakelists.txt是作为Cmake building system的输入文件，用于构建软件包。 一、CmakeList.txt的简单例子
cmake_minimum_required(VERSION 2.8 FATAL_ERROR)
#set(project_namecloud_viewer_PointXYZ) project(project_name)
find_package(PCL 1.2 REQUIRED)
include_directories(${PCL_INCLUDE_DIRS}) link_directories(${PCL_LIBRARY_DIRS}) add_definitions(${PCL_DEFINITIONS})
add_executable (project_namecloud_viewer_PointXYZ.cpp) #注意这里不能替换 target_link_libraries (project_name ${PCL_LIBRARIES}) 二、解析
CmakeLists.txt的重要组成部分： 1、表明Cmake所需要的最低版本
Patran的PCL用户手册 - 图文
MSC.Patran PCL Handbook
FUNCTION init() WIDGET id INTEGER i, status REAL x_loc, y_loc, form_width, form_height REAL frame_width REAL f_width, half_space STRING version[3] STRING method_opt[NAME_LENGTH], method[NAME_LENGTH] form_width = FORM_WID_SML frame_width = form_width - FORM_L_MARGIN - FORM_R_MARGIN f_width = frame_width - FRAME_L_MARGIN - @ FRAME_R_MARGIN - FRAME_2EDGE half_space = INTER_WIDGET_SPACE/2.0 settings.pcl p3prolog.pcl p3midi
pg059-axi-interconnect
PG059-AXI-INTERCONNECT
编辑者：
时 间：2014-12-16
Introduction介绍
Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：
? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：
AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位
? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备
Overview概述
AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr
高压无功补偿技术要求pg
智能高压无功补偿装置技术要求
1、概述
范提出了10kV线路无功自动补偿装置的功能设计、结构性能、安装等方面的技术要求。本技术规范提出的最低限度的技术要求，并未对一切技术细节作出规定，也未充分引述有关标准和规范的条文，供方应提供符合本协议书和工业标准的优质产品。如果供方没有以书面形式对本技术规范提出异议，则意味着供方提供的设备（或系统）完全符合本技术规范的要求。如有异议，不管是多么微小，都应在报价书中以“对技术规范的意见和同响应书的差异”为标题的专门章节加以详细描述。
范所使用的标准如遇与供方执行的标准发生矛盾时，按较高标准执行。技术规范经需、供双方确认后作为订货合同的技术附件，与合同正文具有同等效力。
2、执行技术标准
GB/T11024-2001《标称电压1kV以上交流电力系统用并联电容器》 GB50227-2008《并联电容器装置设计规范》 DL/T840-2003《高压并联电容器使用技术条件》 JB/T7111-1993《高压并联电容器装置》 GB10229-88《电抗器》 JB/5346-1998《串联电抗器》
DL/462-92《高压并联电容器用串联电抗器订货技术条件》 JB/T8970-1999《高压并联电容器用
PCL实验报告 - 音乐喷泉控制
哈尔滨德强商务学院
实 验 报 告
课程名称：可编程控制器原理与应用 系 别： 计算机与信息工程系 专 业： 工业工程 班 级： 09-2
学 号： 2010510591（29） 学生姓名： 梅松
2012年4月17日
实验室名称： 工业工程专业实验室（504） 实验机器号： 10 实验分组： 10 实验时间： 2012.4.17 指导教师签字： 成绩：
实验项目二：音乐喷泉控制
一、实验目的和要求
1．实验目的
（1）掌握右移指令、比较指令、定时器指令的学习与使用。 （2）掌握音乐喷泉的编程方法，理解音乐喷泉的编程思想。 2．实验要求
使用PLC的I0.0输入作为系统启动，Q0.0-Q0.7输出作为音乐喷泉指示灯，完成该实验。
二、实验原理
1．实验原理
（1）程序使用Q0.0-Q0.7作为喷泉指示灯输出。使用V0.0-V0.6、V1.0-V1.7作为控制音乐喷泉15种变化的控制。
（2）使用延时接通定时器T37和比较指令作为输出控制音乐喷泉变化的时间间隔。 （3）用T37定时器
pg059-axi-interconnect
PG059-AXI-INTERCONNECT
编辑者：
时 间：2014-12-16
Introduction介绍
Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：
? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：
AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位
? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备
Overview概述
AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr
pg059-axi-interconnect
PG059-AXI-INTERCONNECT
编辑者：
时 间：2014-12-16
Introduction介绍
Xilinx LogicCORE IP AXI Interconnect模块实现寄存器映射的主设备和从设备之间的连接。AXI互联模块只用于内存映射的数据传输。AXI互联模块包含多个LogicCORE IP实例，即Infrastructure cores。支持的特色：
? 兼容AXI协议。可以通过配置支持AXI3、AXI4和AXI4-Lite协议。 ? 接口数据位宽：
AXI4和AXI3：32，64，128，256，512或1024位。 AXI4-Lite：32或64位 ? 地址位宽：最高64位 ? USER位宽（每通道）：最大1024位 ? ID位宽：最大32位
? 为了减少资源的使用，可以生成只支持读或写的主设备或从设备
Overview概述
AXI互联IP核（AXI Interconnect core）只能在VIVADO设计套件的IP集成器（IP Integrator block）设计中使用。AXI互联IP核是一个层次化的（hierarchical）设计模块，包含多个LogicCORE IP核实例（被称为infr