74ls192设计6进制计数器

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

学生实验报告

实验名称：用74LS161设计同步12进制计数器 学生姓名： 班级： 学号： 指导老师： 同组人： 成绩： 一、实验目的及要求: 1.实验目的： (1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。 (2)学会对实验板上的FPGA/CPLD进行编程下载。 (3)硬件验证自己的设计项目。 2.实验要求： (1)要求所设计的电路有三个输入端： ? en:使能端，高电平有效； ? clear:端，清零端，低电平有效（清零）； clk:脉冲输入端。 (2)五个输出端： ? q3--q0:计数状态端； ? cout:进位输出端，当计到十进制数12时，cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 二、实验原理： 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。 按照计数器

Harbin Institute of Technology

设计说明书（论文）

课程名称：数字电子技术基础 设计题目：同步加法计数器设计 院 系：航天学院自动化 班 级：0804101 设 计 者：龚翔宇 学 号：1080410124 设计时间：2010.11

【问题重述】

试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

【设计思路】

同步加法计数器74LS161为16进制计数器，要设计一个60进制的计数器，用555定时器设计多谐振荡电路，为同步加法计数器74LS161提供时钟输入信号并且用LED数码管显示结果。

要用16进制的161计时器设计60进制的，必须将其改装为10进制的。将2个161联级，低位向高位进位6次，然后置零——即基本设计思路。

【基本元件】

1. 74LS161（两片）

2. 二4输入与非门74LS20（一片） 3. 55

塔里木大学信息工程学院课程设计

目录

摘 要 ................................................................................................................ 1 1. 设计任务 ..................................................................................................... 2

1.1 设计目的 ............................................................................................. 2 1.2 设计指标 ............................................................................................. 2 1.3 设计要求 ...........................................................

哈尔滨工业大学

《数字电子技术基础》结课报告

题目：用2片74LS161实现224进制计数器

姓名：王倩倩

学号：1111120124 班级：1111201

1

用2片74LS161实现224进制的计数器

摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。用Multisim进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。

关键词：74LS161 224进制清零法置数法同步并行异步串行 正文：

74LS161是集成4位二进制加法计数器，其功能表如表1所示：

表174LS161功能表

74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和

集成电路软件设计

实验二：十进制加减计数器

实验地点 实验时间 学 院 班 级 姓 名 学 号 成 绩 指导老师

年 月 日

一、设计任务

1、设计十进制加减计数器;

2、练习使用Modelsim软件和Synopsys公司的Design Compiler软件。 二、设计要求

1、十进制加减计数器;

2、控制端口控制加与减的计数；

3、输入时钟的频率自定，符合设计即可 三、预习要求

编写加减计数器的VHDL代码; library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; entity counter is

port(clk ,up: in std_logic; q: out integer ); end ;

architecture one of

信 息 工 程 分 院

设计报告

课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英

完成时间：2015年5月19日

七进制计数器电路设计

1.设计要求

a.分别采用反馈清零和反馈置数的方法

b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED显示器设计七进制计数器。

2.设计原理

a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器

由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。

从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码

)2。利用74LS161是:0111。所以，异步清零的反馈数SN?N?(7)10?(0110的异步清零(低电平有效)功能有,反馈数CR?Q2Q1Q0。据此有反馈清零法，由7

可逆特殊12进制计数器（20分）。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt is Port ( clk : in std_logic; CL : in std_logic; co : out std_logic; output_l: out std_logic_vector(3 downto 0); output_h : out std_logic_vector(3 downto 0); add_dec: in std_logic); end cnt; architecture beh of cnt is signal count : std_logic_vector(7 downto 0); begin process(clk,CL) begin if CL= '1' then count <= \ co<='0'; elsif rising_edge(clk) then if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) +1; else count(3 downto 0)<=count(3 downto 0)+1; end if; co<='0'; if count=\ co<='1'; elsif count=\ count<=\ co<='0'; else null ; end if; else if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) -1; else count(3 downto 0)<=count(3 downto 0)-1;

第1页 共4页

end if;

EDA技术实践课程设计

课 程 EDA技术实践课程设计 题 目 六十进制计数器 院 系 电气信息工程学院电气系 专业班级

学生姓名 学生学号 指导教师

2014年 7月 25日

EDA技术实践课程设计任务书

课程 EDA技术实践课程设计

题目 六十进制计数器 专业 姓名 学号 主要内容：