三位二进制减法计数器的初始状态为101

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

成 绩 评 定 表

学生姓名 专 业 评 语 高亮 班级学号 课程设计题目 1103060128 四位二进制减法计数器 通信工程 组长签字： 成绩 日期 20 年 月 日

课程设计任务书

学 院 学生姓名 课程设计题目 信息科学与工程学院 高亮 专 业 班级学号 通信工程 1103060128 四位二进制减法计数器（缺0011， 0100， 0101， 0110， 1000） 实践教学要求与任务: 1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011， 0100， 0101， 0110， 1000）， 2.在Multisim环境中仿真实现四位二进制减法计数器（

数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟由以下几部分组成：秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。

设计总体思路

从课程设计要求来看，数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。方案可以采用74LS160同步十进制加法计数器或采用74LS161十六进制计数器或74LS192十进制异步清零计数器，也可进行组合来组成10进制和6进制的计数器。而小时的12进制可以采用上述方案。

由于实验室中没有74LS160集成块且7

成 绩 评 定 表

学生姓名 专 业 评 语 组长签字： 班级学号 课程设计题目 数字电子课程设计 成绩 日期

20 年 月 日 课程设计任务书

学 院 学生姓名 信息科学与技术 专 业 班级学号 课程设计题目 三位二进制加法器，序列发生器，40进制异步加法器 实践教学要求与任务: 1) 采用实验箱设计、连接、调试三位二进制计数器。 2) 采用实验箱设计、连接、调试串行序列检测器。 3) 采用multisim 仿真软件建立复杂的计数器电路模型； 4) 对电路进行理论分析； 5) 在multisim环境下分析仿真结果，给出仿真时序图； 6) 撰写课程设计报告。 工作计划与进度安排: 第1天： 1. 布置课程设计题目及任务。 2. 查找文献、资料，确立设计方案。 第2-3天： 在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。 第4天： 1. 安装multisim软件，熟悉multisim软件仿真环境。在multisim环境下建立电路模型，学会建立元件库。 2. 对设计电路进行理论分析、计算。 3. 在multisim环境下仿

实验二 4位十进制计数器的设计

一、实验目的：

1、深入理解信号和变量的区别；

2、深入理解并行语句和顺序语句的区别； 3、深入理解异步和同步的概念； 4、掌握计数器的设计方法；

5、能会看最大系统运行频率和资源使用报告。 二、实验原理：

四位十进制计数器程序A： library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity bcd_counter is

end entity;

architecture bev of bcd_counter is begin 0);

process (clk)

variable cnt

: std_logic_vector(3 downto

port ( );

clk : in std_logic; reset : in std_logic; co : out std_logic; q

: out std_logic_vector(3 downto 0)

end bev;

begin

if (rising_e

实验二 4位十进制计数器的设计

一、实验目的：

1、深入理解信号和变量的区别；

2、深入理解并行语句和顺序语句的区别； 3、深入理解异步和同步的概念； 4、掌握计数器的设计方法；

5、能会看最大系统运行频率和资源使用报告。 二、实验原理：

四位十进制计数器程序A： library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity bcd_counter is

end entity;

architecture bev of bcd_counter is begin 0);

process (clk)

variable cnt

: std_logic_vector(3 downto

port ( );

clk : in std_logic; reset : in std_logic; co : out std_logic; q

: out std_logic_vector(3 downto 0)

end bev;

begin

if (rising_e

《电子线路设计、实验、测试》实验报告

实验名称： 4位二进制数加法器实验 院 系：电子信息与通信学院 专业班级：电信1401班 姓名：XXX 学号：xxxxxx 时间： 地点：南一楼 指导教师：

2016 年 4 月 13 日

4位二进制加法器实验

一.实验目的

1.熟悉ISE软件的使用

2.熟悉并初步掌握Verilog HDL描述电路的方法 3.掌握用仿真波形验证电路功能的方法

4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程

二.实验内容

用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。

三.实验原理

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图1为全加器的方框图。图2全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表1中所

二进制与十进制、八进制、 二进制与十进制、八进制、十六进制之间的转换

各进制的基数、符号 各数制的权 十进制与二进制的相互转换 二进制与八进制的相互转换 二进制转与十六进制的相互转换 其他进制转换为十进制 二进制、八进制、十六进制之间的转换

各进制的基数、 各进制的基数、符号1.十进制 日常生活中最常见的是十进制数， 日常生活中最常见的是十进制数，用十个不同的符号来 表示： 表示：0、1、2、3、4、5、6、7、8、9。 基为： 基为：10 运算规则：逢十进一， 运算规则：逢十进一，借一当十 在十进制数的后面加大写字母D以示区别。 在十进制数的后面加大写字母D以示区别。 2.二进制 二进制数只有两个代码“0”和 1”, 二进制数只有两个代码“0”和“1”,所有的数据都 由它们的组合来实现。 由它们的组合来实现。 基为：2 基为： 运算规则： 逢二进一，借一当二”的原则。 运算规则：“逢二进一，借一当二”的原则。

3.八进制 使用的符号： 使用的符号：0、1、2、3、4、5、6、7; 运算规则：逢八进一； 运算规则：逢八进一； 基为： 基为：8 在八进制数据后加英文字母“O”, 在八进制数据后加英文字母“O”, 英文字母 4.十六进制 十六进制 使用

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

洛阳理工学院

十 进 制 4 位 加 法 计 数 器

系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

十进制4位加法计数器设计

设计要求：

设计一个十进制4位加法计数器设计

设计目的：

1. 掌握EDA设计流程 2. 熟练VHDL语法

3. 理解层次化设计的内在含义和实现

设计原理

通过数电知识了解到十进制异步加法器的逻辑电路图如下

Q3

则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计

设计内容

JK

JK触发器的VHDL文本描述实现： --JK触发器描述 libraryieee;

use ieee.std_logic_1164.all; entityjk_ff is

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

port(

j,k,clk: in std_logic; q,qn:outstd_logic ); endjk_ff;

architecture one of jk_ff is signalq_s: std_lo

1. 已知[X]补＝10011011是定点纯整数，写出X的浮点规格化形式，阶码4位

补码，尾数8位原码

（尾数）1 1100 101 （阶码） 0 111

2. 将－27/64表示成浮点数规格化形式，阶码3位补码，尾数9位补码

（尾数）1 0010 1000 （阶码） 1 11

3. 某浮点数字长32位，其中阶码8位，补码表示；尾数24位（含1位数符），

补码表示。现有一浮点代码（8C5A3E00）16，试写出它所表示的十进制真值

0 7 阶码 8 数符 9 31 尾数

1000 1100 0 101 1010 0011 1110 0000 0000

－

＋0.10110100011111×2116

4. 将4位有效信息位1001编成CRC校验码，生成多项式X3＋X1＋X0，写出编码

过程，并仿书上表2－6建立出错模式

5. 试将（－0.1101）2 用IEEE短实数浮点格式表示出来。

6. 已知X=0.1101,Y=-0.1011，用原码一位乘计算X×Y 7. 已知X=0.1101,Y=-0.1011，用补码一位乘计算X×Y

X×Y＝-0.100