Cadence仿真

开始仿真板的准备工作模型的转换和加载提取网络拓扑结构前仿真（布局和布线前的仿真，目的为布局和布线作准备，主要在SQ signal explorer expert中进行）布局布线后仿真多板仿真结束

第一章 进行SI仿真的PCB板图的准备

仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ● 原理图设计； ● PCB封装设计；

● PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；

● 输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）；

● 器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；

● PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；

2、器件模型的准备

● 收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） ●

Cadence SPECCTRAQuest 仿真步骤

[摘要] 本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。

[关键词] 板级电路仿真 I/O Buffer Information Specification（IBIS）

1 引言

电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变

下面是cadence里面设置calibre仿真的一些简单介绍，自己最近也在学习，现在告一段落，整理分享给大家。有需要的可以看看。疏漏不对之处还请见谅，欢迎互相讨论。

Calibre DRC设置：

Rules：

DRC rules file加入规则文件

DRC run directory选择自己建的文件夹。

OK.Run DRC

LVS设置：

Rules：

LVS rules file加入规则文件

LVS run directory选择自己建的文件夹。最好再新建一个存放

Inputs：

勾选hierarchical和layout vs netlist

layout和netlists下面的export from viewer全都勾选

OK.Run LVS

上面两个验证如果出现错误，就对照着列出来的错误仔细修改至通过。

PEX（提参）设置：

Rules：

PEX rules file加入规则文件

PEX run directory选择自己建的文件夹。最好再新建一个存放 Inputs：

layout和netlists下面的export from viewer全都勾选。类似LVS那样 Outputs：

Netlists里面的format选择

工具介绍使用

Cadence仿真工具的介绍

更新日期：2010.05

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培训目的介绍Cadence仿真工具的使用， 以便帮助大家更好的利用设计工 具来提升设计效率

学习重点1、调用并运行设置向导 2、仿真参数设置 3、提取和建立拓朴进行仿真

培训对象Layout工程师，

4、设置约束及赋予PCB

培训讲师 培训课时

王达国

4小时

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摘要 1,调用并运行设置向导 ：PCB叠层信息、 DC 电压设置 、器件类属性 、仿真模型分 配 、正确的PINUSE属性 ； 2,提取和建立拓朴进行仿真 ； 3,设置约束及赋予PCB ;

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调用并运行设置向导1,通过菜单Tools\Setup Advisor命令打开Database Setup Advisor 窗口，如

下图所示：

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调用并运行设置向导2,编辑叠层参数和线宽以适应信号线阻抗 :

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调用并运行设置向导3,输入DC网络电平:

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调用并运行设置向导4,分立器件和插座器件的位号归类设置 ：

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Cadence_SPB16.2入门教程——PCB布线

看了之后对于一个需要画DDR2的新手实在帮助良多，可能更多的人需要，所以分享在这里 PCB布线

4.1 PCB层叠结构

层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则： ·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面； ·所有信号层尽可能与地平面相邻； ·尽量避免两信号层直接相邻； ·主电源尽可能与其对应地相邻； ·兼顾层压结构对称。

对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则： ·元件面、焊接面为完整的地平面（屏蔽）； ·无相邻平行布线层；

·所有信号层尽可能与地平面相邻； ·关键信号与地层相邻，不跨分割区。

基于以上原则，对于一个四层板，优先考虑的层叠结构应该是： ·S ←信号 ·G ←地平面 ·P ←电源层 ·S ←信号

对于一个六层板，最优的层叠结构是： ·S1 ←信号 ·G1

电路模拟实验专题

实验文档

一、简介

本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。

SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。

参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。

二、Spice基本知识 (2)

无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。

首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。VGS从1V变化到3V，步长为0.5V；VDS从0V变化到5V，步长为0.2V；输出以V

Cadence --- P-cell 技巧

IC设计小镇：http://www.ictown.com

當我們在對一電路畫Layout時，若電路很大，便需要畫很多的MOS，工作將變的繁瑣，但只要利用P-cell的功能，建立常用的cell，便可省下許多繁瑣工作，這便是P-cell的好處所在。當我們電路很大時，需要畫很多不同size的MOS，以下便教導各位建立一個MOS的P-cell，當我們需要一個MOS時，只要呼叫出這cell，填入所需資料(W, L, gate number)，便立即得到想要的MOS。

1. 先繪出一個標準的nMOS(使用0.35?m製程，盡量接近座標原點，size為最小)，如圖一。

PS.” /chip3/virtuoso/add035 /”目錄內有已建好的nMOS，可以直接套用。

步驟一：鍵入”cp –r /chip3/virtuoso/add035 ~/.”將檔案COPY到userhome內。 步驟二：鍵入”~/add035/icfb &”，已開啟cadence。

步驟三：開啟pcell (library)下nmos(pcell)的layout(view)，如圖一。

0.35 1.35 0.9 圖一

2. 點

Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;

原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design选项卡下的Delete;

栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；

Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；

在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Prefere

Cadence HDL学习

Cadence HDL学习

1 原理图设计步骤： 1.1 建立项目：

Create Design Project，输入Project 名称，输入Design 名称

1.2 映射原理图库：

通过修改Setup中的cds.lib，如果增加某个库，可按照下列例子进行：define classlib ../classlib。如果成功，可在备选的库中看到classlib。 注意，一定要小写字母，大写字母带来不确定的问题。

1.3 映射PCB库

在Project Setup-Tools，选中PCB Editor setup-Design_paths的 padpath跟psmpath要选择库文件在的路径。

1.4 其它设置

在Project Setup-Tools-Design Entry HDL 设置General schematic settings，具体设计看conHDLFTB_15.7.pdf page45。

设置chematic Grid Settings

设置Custom Vrariables，之后就可保存并打开DE HDL了。

1.5 设置原理图环境

View-Toolbars，选中常用的几个，add，adit

Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;

原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design选项卡下的Delete;

栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；

Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；

在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Prefere