序列检测器设计实验报告verilog

班级：生物医学工程141班 姓名：刘玉奔 学号：6103413018

设计性实验项目名称 序列信号发生和检测器设计

（一） 实验目的

1、 进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、 学习有限状态机法进行数字系统设计；

3、 学习使用原理图输入法进行设计。 （二） 设计要求

完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：

1、 先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、 再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则

输出为“1”，否则输出为“0”； 3、 检查检测01011,即将发生的序列最后五位改为01011，为0111010011001011

（三） 主要仪器设备

1、 微机

1台 1套 1套

2、 QuartusII集成开发软件 3、 EDA实验装置 （四）实验步骤

主要有三个模块

1：一个设计序列信号发生器 2：一个设计序列信号检测器

3：综合两个设计，通过对模块的调用达到最终效果

（五）实验数据

A：01011序列检测状态转移图：（包括

班级：生物医学工程141班 姓名：刘玉奔 学号：6103413018

设计性实验项目名称 序列信号发生和检测器设计

（一） 实验目的

1、 进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、 学习有限状态机法进行数字系统设计；

3、 学习使用原理图输入法进行设计。 （二） 设计要求

完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：

1、 先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、 再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则

输出为“1”，否则输出为“0”； 3、 检查检测01011,即将发生的序列最后五位改为01011，为0111010011001011

（三） 主要仪器设备

1、 微机

1台 1套 1套

2、 QuartusII集成开发软件 3、 EDA实验装置 （四）实验步骤

主要有三个模块

1：一个设计序列信号发生器 2：一个设计序列信号检测器

3：综合两个设计，通过对模块的调用达到最终效果

（五）实验数据

A：01011序列检测状态转移图：（包括

Nb

大学实验报告

学生姓名： EDA教父 学 号： 6100xxxx99 专业班级： 通信 实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期： 2012-10-15 实验成绩：

实验三 序列信号发生器与检测器设计

一、实验目的

1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、学习有限状态机法进行数字系统设计； 3、学习使用原理图输入法进行设计

二、设计要求

完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：

1、先用原理图输入法设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则输出为“1”，否则输出为“0”；

三、主要仪器设备

1、微机

1台 1套 1套

2、QuartusII集成开发软件 3、EDA实验装置

四、实验原理

1、序列信号发生器 CNT ZOUT CNT ZOUT 复位信号CLRN。当CLRN=0时，使CNT=000

实验六 计数器与序列检测器的仿真

一、实验内容

1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析； 2．用VHDL语言设计一个?1101001?位串的序列检测器，并仿真与分析。 二、实验要求

1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。

2．预习报告内容有:

用VHDL语言编写余3码计数器程序；

用VHDL语言编写?1101001?序列检测器程序。

3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。

4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。

三、电路功能介绍

1、计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

计数器的模是指在循环中的状态个数。

一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。

最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n

1

种状态，这些状态的循环顺序是0, 1, 2, ...,

实验六 计数器与序列检测器的仿真

一、实验内容

1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析； 2．用VHDL语言设计一个?1101001?位串的序列检测器，并仿真与分析。 二、实验要求

1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。

2．预习报告内容有:

用VHDL语言编写余3码计数器程序；

用VHDL语言编写?1101001?序列检测器程序。

3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。

4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。

三、电路功能介绍

1、计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

计数器的模是指在循环中的状态个数。

一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。

最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n

1

种状态，这些状态的循环顺序是0, 1, 2, ...,

实验六 计数器与序列检测器的仿真

一、实验内容

1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析； 2．用VHDL语言设计一个?1101001?位串的序列检测器，并仿真与分析。 二、实验要求

1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。

2．预习报告内容有:

用VHDL语言编写余3码计数器程序；

用VHDL语言编写?1101001?序列检测器程序。

3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。

4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。

三、电路功能介绍

1、计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

计数器的模是指在循环中的状态个数。

一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。

最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n

1

种状态，这些状态的循环顺序是0, 1, 2, ...,

综合设计性实验报告

题 目：

学生姓名： 学 号： 班 级：

指导教师：

学 期： 2010——2011第2学期

1

目录

一 基本知识点 .................................................................................. 1 二 实验器件 ...................................................................................... 1 三 设计思路 ...................................................................................... 1 四 设计过程 ...................................................................................... 2 （一）三位二进制减法计数器（无效状态000,001） （二）5

五 引脚

实验三 序列信号发生器与检测器设计

一、实验目的

1．学习一般有限状态机的设计；

2．利用状态机实现串行序列的输出与序列的检测。 3．继续学习优化设计。 二、内容与要求

利用状态机设计实现实现串行序列的输出与序列的检测，具体要求： 1.先设计序列发生器产生序列0111010011011010；

2.再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并将检测到的11010数目显示出来； 3.对所设计的电路进行波形仿真和硬件测试；

4.整个工程采用顶层文件+底层模块的原理图或文本的设计思路。 三、设计思路/原理图

根据实验要求，先设计序列发生器产生序列：0111010011011010；再设计检测器，检测串行信号：11010，若检测到11010信号，则输出“1”，没有检测到则输出“0”，并且将检测到的信号的显示出来。为简化设计，整个工程采用顶层文件+底层模块的设计方法。

1.序列信号发生器

序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。利用状态机设计，首先定义一个数据类型FSM_ST它的取值为st0到st15的16个状态。 REG s0 s1 s2 s3 s4 s5 s6 s7 Q 0

序列检测器

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity detect110 is port(clk,D_in:in std_logic; en:in std_logic; D_out:out std_logic ); end entity;

architecture behav of detect110 is

type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11); signal n:state; signal p:state; begin process(clk) begin

if clk'event and clk='1' then n<=p; end if; end process; process(D_in,clk) begin if(en='1') then

0101序列检测器仿真（ModelSim）

1. 实验目的

熟悉Modelsim仿真软件的使用方法，了解状态机的建模方法，使用ModelSim仿真QuartusII工程。

2. 实验内容

? 用HDL语言的输入方式，实现0101/110序列检测器。 ? 用modelsim进行仿真

? 下载至DE0开发板上观察实验结果

3. 代码分析（以0101序列检测器为例）

1) 状态图如下：

1/0 St0 0/0 0/0 St1 1/0 0/1 St2 St2 1/0 图3.1 0101（左）/110（右）序列检测状态图

0/0 St0 0/0 1/0 St1 1/0 0/0 St3 1/0 0/0 1/1

2) 主模块中首先定义了本次实验的所有输入输出接口及各个状态。其中，因为有4

种状态，所以current为2位。 //0101 Sequential detector module lab1a (vin,cp,ncr,vout); input vin,cp,ncr; output vout; reg vout;

reg [1:0] current,next;

parameter s0=2'b00,s1=2'b01,s2=