FPGA 亚稳态

第一章 绪论

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第一章 绪论

1.1 论文产生的背景

对于研发人员来说，可靠性是必须保证的设计目标之一。为了验证系统的可靠性，产品在出厂前都会进行大量的整机测试，包括常温测试、高低温测试直到最终的外场测试，这些测试需要耗费大量的人力和物力。对于开发人员来说，通常这个阶段出现的问题也是最头疼的，因为其中很多属于偶发性故障，难以复现。比如芯片上电初始化配置经常失败，或者正常运行的系统突然发生复位，或者网口突然发生阻塞，或者常温下的通过的指标，在进行高低温实验的时候出现了恶化。整机测试不同于平时研发的单板测试，测试手段受到很多限制。比如由于单板装入了机壳，就不能使用JTAG口进行实时监测，也不能使用示波器排查。但是如果在开发初期，设计者能够对系统的各个环节进行认真的评估，充分考虑了可靠性问题，那么在面对测试阶段层出不穷的故障时便能轻松一些。

关于可靠性问题，几乎所有的研究资料都推荐使用同步设计解决，因为同步设计可以保证时钟触发沿避开输入数据发生变化的区域，这也就避免了不稳定采样。的确，实际中复杂逻辑电路均采用同步设计，FPGA厂家也只对客户的同步设计给予技术支持。但是同步设计并非不需要考虑异步问题，因为绝大多数的设计都需要与外界通信，比如某项目中

基于FPGA的跨时钟域信号处理——亚稳态

在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中

提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组成的简单握手机制。riple兄更是提出了req和ack这两个直接的跨时钟域信号在被另一个时钟域的寄存器同步时的亚稳态问题。这个问题估计是整个异步通信中最值得探讨和关注的。

很幸运，特权同学找到了很官方的说法——《Application

Note42:Metastability in Altera Devices》，一口气读完全文，有一个单词送给这篇文章很合适——“nice”。特权同学过去的所有疑惑都在文章中找到了答案，尽管altera在文章的最后只是竭尽全力的在吹捧自己的好。

如果你E文还不错（该不会比我这个4次都没过掉4级考试的家伙差吧，~_~），

那么去享受原文吧。或者你可以考虑看看特权同学的翻译水平，哈哈??

什么是亚稳态？

所有数字器件（例如FPGA）的信号传输都会有一定的时序要求，从而保证每

个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段时间（寄存器的建立时间

2.辐射网

额定电压为110KV的辐射型电力网，参数如图所示，求功率分布和各母线电压（注：必须考

虑功率损耗，不计电压降落的横分量）。

A UA=115KV Z1=5+j20Ω Z2=5+j15Ω B C ~SB?40?j30MVA ~SC?10?j8MVA

3.环网

如图2所示供电网，线路阻抗和负荷标在图中，试求：

1、各条线路输送的功率（不计线路的功率损耗）。（无过程不得分） 2、在图中标出功率分点。

aS?abZab?2?j4?Zcb?2?j4??ScbbZac?4?j8??Sac??20?j10MSVAbc??30?j15MVASc

4.双端供电网

如图3-23所示电力系统，ZAa Zab ZbB已知，UA =115kV，UB =114kV，求功率分布及各点电压（不计电压降落的横分量δU）。

115kV 114kV b a 2+j4Ω 2+j4Ω 4+j8Ω

A B

20+j10MVA 30+j15MVA

习题图 3-23

《硬件描述语言及FPGA设计》复习要点：

一、名词解释

设计方法：自顶向下和自底向上，以自顶向下为主要设计。

综合：指的是将较高级抽象层次的设计描述自动转化为较低层次的描述过程。

EDA（Electronic Design Automation）电子设计自动化：就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。

1.EDA ：电子设计自动化 2.HDL ：硬件描述语言

3.SoC:系统芯片。把一个功能完整的系统集成在一个芯片上。 4.ASIC ：专用集成电路 5.PLD ：可编程逻辑器件

6.CPLD ：复杂可编程逻辑器件 7.FPGA ： 现场可编程门阵列 8.LUT ：查找表

9.JTAG ：联合测试行动组 10.ISP ： 在系统编程

11．IP核 ：完成某种功能的设计模块

12．逻辑综合 ： 将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构和约束控制条件进行编译、优化和转换，最终获得门级电路甚至更底层的电路描述网表文件的过程。

13．设计输入 ：将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。

第五章 稳态工况法

轻型点燃式发动机汽车简易稳态工况污染物排放检测系统（简称ASM系统）是基于轻型车（总质量为 3500kg以下的M、N类车辆）污染物浓度排放的测试系统。它用轻型底盘测功机对被检辆进行道路阻力模拟加载，在25km/h、40km/h等速工况下测量尾气排放。与双怠速测量方法相比，与实际道路的相关性较好。且操作简单、重复性好。

GB 18285-2005《点燃式发动机汽车排气污染物排放限值和测量方法》给出了ASM稳态工况测量方法,HJ/T 291-2006 《汽油车稳态工况法排气污染物测量设备技术要求》给出了底盘测功机、尾气分析仪、微机控制系统等设备要求, HJ/T 240-2005《确定点燃式发动机在用汽车简易工况法排汽污染物排放限值的原则和方法》给出了排放限值的确定原则和方法。

5.1 设备组成及原理

5.1.1 ASM系统组成

ASM工况法试验设备由轻型底盘测功机、五气分析仪、电气控制系统、计算机控制软件、及助手仪（如电视机）、车辆散热风扇、安全保护装置等组成。具体组成见图5-1。

主控柜 计算机 打印机

废气分析仪

地锚 车辆散热风扇

彩色电视

挡车器 电机变 频器 底盘测功

图5-1 ASM况

稳态血药浓度

?稳态浓度C

（steady‐state concentration）

ss

?按一级动力学消除的药物，其体内药物总量随不按一级动力学消除的药物其体内药物总量随不断给药而逐步增多，直至从体内消除的药物量和进入体内的药物量相等时，体内药物总量不再增加而达到稳定状态，此时的血浆药物浓度称为稳态浓度C（steady‐state concentration）

ss

?达到稳态的时间只与半衰期有关，而与给药间隔与给药剂量无关

D=100%D=200%

剂量不同，给药间隔相同时体内药量的变化

t 1/2D 100%

Dosing After dosing Dosing

After dosing

1100%50%200%100%2150%75%300%150%%%%%3175%87.5%350%175%4 187.5%

93.75%375%187.5%19375%96875%3875%19375%5193.75%96.875%387.5%193.75%6

196.87%

98.438%

393.75%

196.9%

=2t τ=1/2 t 剂量相同，给药间隔不同时体内药量的变化

ττ 2 t 1/2

1/2

Dosing After dosing Dosing

After dosi

第九章 正弦稳态电路的分析

? 重点：

1． 阻抗与导纳的概念及意义 2． 正弦交流电路的相量分析方法 3． 正弦交流电路的功率分析 4. 串联谐振及并联谐振的特点及分析

9.1 阻抗与导纳

9.1.1 阻抗及导纳

一、阻抗

1．相量形式的欧姆定律

??R?I??Z?I?URRRR

??j?L?I??jX?I??Z?I?ULLLLLL ??1?I???jX?I??Z?I?UCCCCCCj?C

2．阻抗的定义

?UZR?R?R?IR ?UZL?L?j?L?IL?U1ZC?C??j?C IC

?，端口的电流相量为I?，不含独立源的一端口（二端）网络，如果端口的电压相量为U + ? U _ ? I二 端 口 网 络 则该电口的策动点（驱动点）阻抗定义为

?UZ??|Z|???I

3． 几个概念

图11-1 阻抗的定义 Z?|Z|???R?jX

其中，R称为电阻，X称为电抗，而XL??L称为感抗，

XC?1/?C称为容抗

二、导纳 1．导纳的定义

?，端口的电流相量为I?，不含独立源的一端口（二端）网络，如果端口的电压相量为U则该电口的策动点（驱动点）阻抗定义为

?IY??|Y|???U

2． 几个概念

Y?|Y|???

第九章 正弦稳态电路的分析

本章用相量法分析线性电路的正弦稳态响应。主要内容有：阻抗和导纳、电路的相量图、电路方程的相量形式、线性电路定理的相量描述和应用、瞬时功率、平均功率、无功功率、视在功率、复功率、最大功率传输、谐振以及电路的频率响应。

§9-1 阻抗和导纳

教学目的：掌握复阻抗和复导纳的概念，阻抗和导纳的串并联电路。 教学重点：理解和掌握阻抗和导纳的概念。 教学难点：RLC电路的阻抗及导纳形式。 教学方法：课堂讲授。 教学内容：

一、一端口阻抗和导纳的定义 1．定义：

（1）一端口阻抗Z：端口的电压相量U与电流相量I之比。

..

（2）一端口导纳Y：端口的电流I与电压相量U之比。

..2．阻抗、导纳的代数形式

Z=R+jx R为电阻 X为电抗（虚部） Y=G+JB G为电导 B为电纳（虚部） 3．单个元件R、L、C的阻抗及导纳 （1）ZR=R

ZL=jwl 其电抗XL=wl（感性）;

11ZC= -jwc 其电抗XC=-wc（容抗）

1（2）YR=G=R

111 YL=jwl=-jwl 其电纳BL=-wl（感纳）；

YC=jwc 其电纳BC=wc（容

Arria II GX FPGA器件

高无 忌

2012511009

Arria?II 器件系列专为易操作性而设计。经过成本优化的40-nm 器件系列体系结构具有低功耗、可编程逻辑引擎、以及一体化的收发器和I/O 等特性。像PhyscialInterface for PCIExpress?(PCIe?)、Ethernet 和DDR3 存储器这样的公共接口在您的设计中可以很容易地通过Quartus?II 软件、SOPC Builder 设计软件以及Altera 所提供的多种硬/ 软知识产权(IP) 解决方案来实现。对于要求收发器运行在高达6.375 Gbps的应用程序设计而言，Arria II GX FPGA器件系列能够使设计变得更快更容易。

Arria II GX FPGA器件特性

Arria II GX FPGA器件的关键特性如下：

■40-nm 低功耗FPGA 引擎

■自适应逻辑模块(ALM) 实现了业界最高的逻辑效率 ■八输入分段查找表(LUT)

■存储器逻辑阵列模块(MLAB)，用于小型FIFO 的有效实现

■高达550 MHz 的高性能数字信号处理(DSP)

■可配置成9 x 9 位、12 x 12 位、18 x 18 位和36 x

配置电路

FPGA 配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及 JTAG 模式。典型的主模式都是加载片外非易失 ( 断电不丢数据 ) 性存储器中的配置比特流，配置所需的时钟信号 ( 称为CCLK) 由 FPGA 内部产生，且 FPGA 控制整个配置过程。从模式需要外部的主智能终端 ( 如处理器、微控制器或者 DSP 等 ) 将数据下载到 FPGA 中，其最大的优点就是 FPGA 的配置数据可以放在系统的任何存储部位，包括：

FLASH、硬盘、网络，甚至在其余处理器的运行代码中。JTAG 模式为调试模式，可将 PC 中的比特文件流下载到 FPGA 中，断电即丢失。此外，目前赛灵思还有基于 Internet 的、成熟的可重构逻辑技术 System ACE 解决方案。 (1) 主模式

在主模式下，FPGA 上电后，自动将配置数据从相应的外存储器读入到 SRAM 中，实现内部结构映射 ；主模式根据比特流的位宽又可以分为 ：串行模式 ( 单比特流 ) 和并行模式 ( 字节宽度比特流 ) 两大类。如 ：主串行模式、主 SPI FLASH 串行模式、内部主 SPI FLASH 串行模式、主 BPI 并行模式以及主并