ise仿真无法运行

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【转】ModelSim,synplify,ISE后仿真流程

首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSim后仿真的问题，那就可能是软件版本的问题。 1， ModelSim Se 6.1b

2， Synplify Pro 7.5.1

3， ISE 5.2i （这个是老了点）

4， WindowsXP（这个应该没有多大的关系）

还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库方面有点差别而已。下面的这些方法，是我这3天搞出来的。当然也参考了一些文章。如果谁有更方便的方法，欢迎指出来。

一、 为modelsim生成3个库。 首先，介绍一下这三个库。

Simprim_ver:用于布局布线后的仿真。

Unisim_ver :如果要做综合后的仿真，还要编译这个库。

Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。 我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指

ISE约束--UCF编辑的入门介绍[zz]

From: http://xilinx.eefocus.com/yq000cn/blog/70-01/185475_6dce2.html

摘要：本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。 Xilinx FPGA设计约束的分类 Xilinx定义了如下几种约束类型： ? “Attributes and Constraints” ? “CPLD Fitter”

? “Grouping Constraints” ? “Logical Constraints” ? “Physical Constraints” ? “Mapping Directives” ? “Placement Constraints” ? “Routing Directives” ? “Synthesis Constraints” ? “Timing Constraints” ? “Configuration Constraints”

通过编译UCF（user constraints file）文件可以完成上述的功能。 还是用实例

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MATLAB设计，FPGA实现，联合ISE和Modelsim仿真的FIR滤波器设计

摘要：本文首先利用MATLAB产生两个频率不一样的正弦信号，并将这两个正弦信号相加，得到一个

混叠的波形；然后利用MATLAB设计一个FIR低通滤波器，并由Verilog实现，联合ISE和Modelsim仿真，实现滤除频率较高的信号，并将滤波后的数据送到MATLAB中分析。

本文首先介绍FIR滤波器的基本原理，然后从目前最流行的的设计方式入手，逐步介绍FIR滤波器的设计，其流程图如图1所示：

MATLAB产生仿真所需要的输入信号在Modelsim中用Verilog编写仿真测试文件以十六进制的格式存放到.txt格式的文本文件中通过系统函数$readmemh读入.txt格式的仿真数据在Modelsim中做功能仿真和时序仿真调用$fopen函数打开另外一个数据文件在MATLAB中将仿真输出输出读入一个数组做分析调用$fdisply函数将仿真的结果写入上述打开的文件 图1

一、

FIR滤波器的基本原理：

数字

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图3

用MATLAB回读C盘根目录下的matlab_wave_data.txt文件，验证存入的波形数据是否正确，MATLAB代码如下：

fid = fopen('c:/matlab_wave_data.txt','r'); for i = 1 : 5001;%一共有5001个数据

num(i) = fscanf(fid, '%x', 1);%从fid所指的文件中，以16进制的方式读出一个数据 end fclose(fid); figure(2); plot(num,'b');

legend('MATLAB从txt文件中读出的原始叠加波形数据'); title('直接回读MATLAB产生的两个正弦信号的叠加波形'); 显示的波形如图4所示：

1

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图4

对比图4和图2中的叠加波形，可知以上操作的正确性。 1) 用MATLAB设计FI

在传统的实验经济学的实验教学中,主要的教学方式就是通过问卷调查表的方式,进行人工调研,然后总结规律。这种做法不仅从实验效果上还是效率上都是很不理想。本文研究与设计了一个基于单片机的无线仿真终端设备,该设备能够根据实验类型自动与服务器进行通信,实验参与者可以根据服务器的指令在终端做出自己的决策,同时获取自己的决策对本次实验结果的影响。这不仅极大地提升了经济

务l

訇化

基于单片机的经济学实验仿真无线终端的研究与设计T he r esear ch and desi f w i el gn o r ess t m i er naI xperm ent of e i aleconom i cs based on si ngl e chi p

刘恒洋，施予人，刘

贞。

LU He g y n。 l n . a g。SHl -en . I e r LU Zh n Yu

(. 1重庆理工大学计算机科学与工程学院。重庆 4 0 5;2重庆理工大学工商管理学院。重庆 4 0 5; 004 . 0 0 4 3清华大学能源环境经济研究所。北京’ 0 8 ) . 0 0 4

摘要：在传统的实验经济学的实验教学中，主要的教学方式就是通过问卷调查表的

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图3

用MATLAB回读C盘根目录下的matlab_wave_data.txt文件，验证存入的波形数据是否正确，MATLAB代码如下：

fid = fopen('c:/matlab_wave_data.txt','r'); for i = 1 : 5001;%一共有5001个数据

num(i) = fscanf(fid, '%x', 1);%从fid所指的文件中，以16进制的方式读出一个数据 end fclose(fid); figure(2); plot(num,'b');

legend('MATLAB从txt文件中读出的原始叠加波形数据'); title('直接回读MATLAB产生的两个正弦信号的叠加波形'); 显示的波形如图4所示：

1

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图4

对比图4和图2中的叠加波形，可知以上操作的正确性。 1) 用MATLAB设计FI

1．1 选题的目的和意义

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电力系统是由发电、变电、输电、配电、供电、用电等环节组成的电能的生传分配和消费的系统。配电网是电力系统的重要组成部分，在电力系统的各个环节中作为末端直接与用户相联系[1]。

电力系统中性点是不是要接地，以何种形式接地？这是涉及技术、经济、安全等多个方面的综合问题。目前接地的方式主要有：中性点直接接地、中性点经消弧线圈接地（又称作谐振接地）和中性点不接地[2]。

我国的6~35kV配电网电力系统大多属于小电流接地系统，而这种接地系统的中性点接地方式就有：中性点不接地、中性点接消弧线圈接地等。接地故障是由导体与地连接或对地绝缘电阻变得小于规定值而引起的故障。根据电力运行部门的故障统计，由于外界因素的影响，配电网单向接地故障中最常见的，发生率最高，占整个电气短路故障的80%以上。

中性点不接地配电网中如果三相电压是对称的，则电源中性点的电位为零，但是由于架空线路排列不对称而换位又不完全等原因，造成各相导纳并不相等，中性点产生位移电压，但由于数值较小，并不影响正常运行。在发生单相接地故障时，中性点处电位升高为相电压，非接地相相对地电压升高为线电压，即1．73倍相电压，但线电压仍保持不变。可以正常

ISE 综合面积报告分析

http://blog.sina.com.cn/s/blog_8383808c0100ywmw.html

Ref: http://www.baisi.net/viewthread.php?tid=307745 【原创】如何知道你的FPGA设计等效于多少门

FPGA的最终面积不但和要实现的功能有关，而且和不同人的不同设计方法有关，比如同样一个buffer，用block memory 和 coregen 的方法可能面积很省，但是如果直接用RTL编码产生，而且不幸没有综合成blockmem而是综合成了一大堆的寄存器和LUT则面积会很大，大到不可想象 （我有个这样的经历）。所以要在设计前就估计出面积不太可行。除非公司开发的产品有很强的延续性，那样的话可以根据原来的项目进行近似的推算，这是可能 的。 那么在ISE里面如何看到自己设计的部分的面积呢 1. 在ISE项目中打开“view design summary”。

在右侧design summary窗口中选择“detailed reports”中的“map report”。 2. 出现如下所示的内容。我们分析一下。 Design Summary

Logic Util

ISE14.7调试心得

第一次做软件一般都是从“hello world”开始的。第一次做硬件一般都是从LED开始的。先做个跑马灯，熟悉一下板子和xilinx芯片以及ISE软件的使用方法。

真是悲剧~写个跑马灯，我都感觉verilog HDL编程生疏了，出现了不少问题，在此记下，希望以后不要再范了。不过，就拿如何写testbench来说，我是会了忘忘了学学了又不会了。这次又复习了一遍。真的希望以后可以将自己的知识和技能的基础打牢固。不要再有那么多琐碎和烦心的事情。

第一个程序的错误：

1、 posedge clk and negedge rst_n应该写为posedge clk or negedge rst_n 2、posedge clk or nedge rst_n应该写为posedge clk or negedge rst_n 3、

module LED8(

input clk_100M; input rst_n; output [0:7] LED );

应该定义为： module LED8(

input clk_100M, input

先安装Xilinx ISE 14.4，后安装Modelsim 10.1，安装并破解。

1、破解之后先对Xilinx仿真库进行编译，利用仿真库编译向导完成。开始—Xilinx Design Tools—ISE Design Suite 14.4—ISE Design Tools—32-bit Tools—Simulation Library Compilation Wizard。按照向导提示进行编译，中间会出现编译库输出路径选项，默认即可，但要记住该编译库路径，一般在安装路径里面，如：D：\\Xilinx\\14.4\\ISE_DS\\ISE。

2、下面设置ISE和Modelsim的关联。在“D:\\Xilinx\\14.4\\ISE_DS\\ISE”文件夹中找到“modelsim.ini”，“D:\\Xilinx\\14.4”这个是你的ISE安装目录，后半路径是一样的，实在不行就进入安装目录然后搜索“modelsim.ini”,打开“modelsim.ini”，用记事本打开时不要用自动换行功能，菜单中“格式—自动换行”把勾去掉。个人不建议用记事本，写字板那就更不行了，有的文件用写字板改了会出现问题，搞编程类的总得有个好点儿的文本编辑工具吧，我