vivado
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Vivado Blackbox EDF + IP
Vivado Blackbox EDF + IP
1 生成blackbox 的EDF
1.1 建一个工程顶层文件为top.v 其例化了2个fifo: fifo1,fifo2。如图.1所示
图.1
fifo1只保留接口,内部没有逻辑语句。fifo2设置同fifo1。
图.2
1.2 综合过后打开open Synthesized Design
图.3
1.3 用tcl命令生成 edf文件
图.4
1.4 生成的edf文件如下所示
图.5
2 调用Vivado的IP
2.1 建一个Synthesized Project ,顶层文件用生成的top.edf 然后在添加已生成好的fifo工程
图.6
2.2 将bit文件和ltx文件下载到FPGA之后,观察FIFO有波形输出,说明此方法可行
图.7
VIVADO下ILA使用指南
VIVADO下ILA使用指南
ILA是VIVADO下的一个DEBUG- IP,类似于片上逻辑分析仪,通过在RTL设计中嵌入
ILA核,可以抓取信号的实时波形,帮助我们定位问题。本文档以一个简单的COUNTER设计为例,对VIVADO(2014.1)下ILA核的使用进行说明。 第一部分 RTL设计
module counter ( input clk, output [3:0] q ); wire clk;
//想抓取cnt信号进行观察
(* keep = \assign q = cnt;
always@(posedge clk) begin cnt <= cnt + 4'd1; end endmodule
第二部分 加入LIA核
在vivado工程中,打开IP Catalog选项,找到ILA核
进入ILA核的配置界面(2页) 第一页
在“component Name”可以修改例化名, 在“Number of Prober”可以修改想抓取信号的分组个数,在本例中仅观察1组信号cnt,在“sample Data Depth”可以修改抓取信号的深度,本例选择默认值1024。其他选项保持默认值。 第
VIVADO下IBERT使用指南
VIVADO下IBERT使用指南
第一部分 生成IBERT IP及运行工程生成配置文件
1. 选择IP,选择FPGA版本,protocol数量 (所有通道用一个速率的话一般只选择1个
protocol),速率,参考时钟频率,通道数量和Quad PLL(大于6G的速率时必须选择)
2. 选择需要的Quad 通道114和115,及参考时钟源,这里选择合用QUAD114的参考时钟
3.时钟源选择QUAD_114_CLK0做为整个IP的系统时钟,当然这个需要根据硬件实际情况来选择。
4.生成IP之后在IP的顶层右键点击Open IP Example Design,然后会打开一个新的VIVADO界面。
第二部分 上板利用IBERT验证GTX管脚
5.如果需要在ISE的ChipScope中查看IBERT时,直接点击ISE的ChipScope的Analyzer,然后点击链接->配置FPGA。如下图所示
6.如果是要在VIVADO中查看Ibert,则需要打开Hard ware Session,如下图所示
7. 点击Open a new hardware target
8. Open a new hardware target界面点击Next
9. 不用更
Vivado下MIG核仿真指导手册
Vivado下MIG核仿真手册
刘志强
1. IP-Core生成
根据所选芯片的不同,参照说明文档生成对应的MIG核:
? VC709-VX690T,参照文件夹“MIG核配置-VC709”下的说明。VC709板卡上有两条型号为
MT8KTF51264HZ-1G9的SODIMM条,最高工作频率932.84MHz,峰值带宽14.9GB/s,可根据需求选择配置一个或两个controller,相关参数及意义在configuration.pdf中均有说明;.xdc文件为约束文件,在配置阶段需要加载该文件用于指定具体管脚位置; ? EES256-VX485T,参照文件夹“MIG核配置-EES256”下的说明。EES256板卡是定制板卡,有
三条SODIMM条插槽,具体型号用户可自行选择,文件夹“ddr3-datasheet”下中列出了不同型号的内存条的具体参数。mig7-1controller.xdc约束文件中包含单个controller的管脚配置信息;mig7-3controller.xdc约束文件中包含了三个controller的管脚配置信息。
2.修改仿真文件
生成后的MIG核包含以下几个文件夹,其中“user_design/”文件夹包含了所有的设计文
VIVADO下ILA使用指南
VIVADO下ILA使用指南
ILA是VIVADO下的一个DEBUG- IP,类似于片上逻辑分析仪,通过在RTL设计中嵌入
ILA核,可以抓取信号的实时波形,帮助我们定位问题。本文档以一个简单的COUNTER设计为例,对VIVADO(2014.1)下ILA核的使用进行说明。 第一部分 RTL设计
module counter ( input clk, output [3:0] q ); wire clk;
//想抓取cnt信号进行观察
(* keep = \assign q = cnt;
always@(posedge clk) begin cnt <= cnt + 4'd1; end endmodule
第二部分 加入LIA核
在vivado工程中,打开IP Catalog选项,找到ILA核
进入ILA核的配置界面(2页) 第一页
在“component Name”可以修改例化名, 在“Number of Prober”可以修改想抓取信号的分组个数,在本例中仅观察1组信号cnt,在“sample Data Depth”可以修改抓取信号的深度,本例选择默认值1024。其他选项保持默认值。 第
VIVADO下IBERT使用指南
VIVADO下IBERT使用指南
第一部分 生成IBERT IP及运行工程生成配置文件
1. 选择IP,选择FPGA版本,protocol数量 (所有通道用一个速率的话一般只选择1个
protocol),速率,参考时钟频率,通道数量和Quad PLL(大于6G的速率时必须选择)
2. 选择需要的Quad 通道114和115,及参考时钟源,这里选择合用QUAD114的参考时钟
3.时钟源选择QUAD_114_CLK0做为整个IP的系统时钟,当然这个需要根据硬件实际情况来选择。
4.生成IP之后在IP的顶层右键点击Open IP Example Design,然后会打开一个新的VIVADO界面。
第二部分 上板利用IBERT验证GTX管脚
5.如果需要在ISE的ChipScope中查看IBERT时,直接点击ISE的ChipScope的Analyzer,然后点击链接->配置FPGA。如下图所示
6.如果是要在VIVADO中查看Ibert,则需要打开Hard ware Session,如下图所示
7. 点击Open a new hardware target
8. Open a new hardware target界面点击Next
9. 不用更
Vivado 用户约束sdc文件常用命令
Vivado 用户约束sdc文件常用命令
1.外部时钟输入的约束如下:
create_clock -period (clock period) -name (clock
name) -waveform { (Traise), (Tfall) } [get_ports (clock port name)]
2.已建立的时钟改名
create_generated_clock -name (clock name) [get_pins (path)] 3.input/output delay设置
set_input_delay -clock [get_clocks (clock name)] (delay time ns) [all inputs]
set_output_delay -clock [get_clocks (clock name)] (delay time ns) [all outputs] 4.建立时钟组
set_clock_groups -name (group name) -asynchronous -group {(clock name) (clock name) }
set_clock_groups
Xilinx Vivado zynq7000 入门笔记 - 图文
IP Integrator flow 1. 创建RTL工程
2. 创建IP Integrator Block Design 3. 添加zynq 处理器
ip中搜索zynq,添加zynq7 Processing System,其中的BFM版本为先前的IP处理器版本。鼠标右键点击FIXED_IO和DDR接口,选择make external,连接到芯片外部。但此时处理是完全未经过配置的,双击处理器进行配置。
自动添加的外部接口:(参考ug585文档)
FIXED_IO, 是专用的内部固化的外设IO,作用?
54个MIO口,
DDR_VRN,DDR_VRP: DDR DCI voltage reference pins, refer to UG933, Zynq-7000 AP SoC PCB Design and Pin Planning Guide.
PS_SRSTB: Debug system reset, active Low. Forces the system to enter a reset sequence.
PS_CLK: System reference clock PS_PORB: Power on reset,
Vivado安装、生成bit文件及烧录FPGA的简要流程
自己写的Vivado安装、生成bit文件及烧录FPGA的简要流程。适合初学Vivado的用户,没有ISE基础也可以看。
使用Vivado制作FPGA的简要流程
一、在Windows下安装XilinxVivadoDesignSuite:
1.1.XilinxVivadoDesignSuite
安装文件,解压后得到安装目录:
1.2.运行xsetup.exe文件,进入安装程序。如果提示要更新就直接点continue
关掉。
1.3.选一些根本看都不会看的Iagree.
自己写的Vivado安装、生成bit文件及烧录FPGA的简要流程。适合初学Vivado的用户,没有ISE基础也可以看。
1.4.选第二个或者第三个应该都可以。我感觉第三个看起来更加高大上一点,我就选了第三
个:
自己写的Vivado安装、生成bit文件及烧录FPGA的简要流程。适合初学Vivado的用户,没有ISE基础也可以看。
1.5.直接点next
:
1.6.
选择路径,稍等片刻就能安装完成:
自己写的Vivado安装、生成bit文件及烧录FPGA的简要流程。适合初学Vivado的用户,没有ISE基础也可以看。
1.7.安装完成后,在开始菜单找到XilinxDesignTools\Vivado2014.3文件