altera fpga\/cpld设计基础篇

第四章ALTERA的CPLD与FPGA器件一、Altera器件一般介绍二、MAX 7000系列器件三、FLEX10K系列器件四、边界扫描测试

一、Altera器件一般介绍1、Altera公司简介 2、Altera器件系列简介 3、Altera器件的用户I/O引脚和典型可用门 4、Altera器件的命名方法 5、Altera器件性能特点

Altera公司简介(NASDAQ:ALTR)

1983年在美国成立，总部位于加州圣何塞。 2006年销售额为12.9亿美元。 2,600多名员工分布在19个国家中。在全球有>14,000个客户单位。

可编程的解决方案高密度CMOS可编程逻辑器件设计工具

知识产权

ALTERA的全世界制造能力委托 Sharp、 TSMC、 WaferTech代工生产

全球性的研究与开发欧洲技术中心 High Wycombe, U.K. IC, Software and IP Design

亚洲技术中心槟榔屿，马来西亚集成电路设计和测试工程 62,000 Sq. Foot Facility Supports up to 350 Employees

Altera亚洲技术中心槟榔屿,马来西亚

2、Altera器件系列简介Altera的 PLD

MA

第四章ALTERA的CPLD与FPGA器件一、Altera器件一般介绍二、MAX 7000系列器件三、FLEX10K系列器件四、边界扫描测试

一、Altera器件一般介绍1、Altera公司简介 2、Altera器件系列简介 3、Altera器件的用户I/O引脚和典型可用门 4、Altera器件的命名方法 5、Altera器件性能特点

Altera公司简介(NASDAQ:ALTR)

1983年在美国成立，总部位于加州圣何塞。 2006年销售额为12.9亿美元。 2,600多名员工分布在19个国家中。在全球有>14,000个客户单位。

可编程的解决方案高密度CMOS可编程逻辑器件设计工具

知识产权

ALTERA的全世界制造能力委托 Sharp、 TSMC、 WaferTech代工生产

全球性的研究与开发欧洲技术中心 High Wycombe, U.K. IC, Software and IP Design

亚洲技术中心槟榔屿，马来西亚集成电路设计和测试工程 62,000 Sq. Foot Facility Supports up to 350 Employees

Altera亚洲技术中心槟榔屿,马来西亚

2、Altera器件系列简介Altera的 PLD

MA

FPGA配置模式

时间：2011-09-12 23:15:16 来源： 作者：

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

在很多项目设计中采用Altera 公司基于SRAM架构Cyclone系列器件。Cyclone器件与其他FPGA器件一样是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据可通过多种模式加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置。

1 Cyclone FPGA 配置模式

Cyclone系列FPGA器件配置方案

FPGA的基本结构

FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。

FPGA的基本结构

每个单元简介如下：

1.可编程输入/输出单元（I/O单元）

目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。

2.基本可编程逻辑单元

FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，

比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。

学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。由于FPGA内部除了基本可编程逻辑单元外，还有嵌入式的RAM、PLL或者是DLL，专用的Hard IP Core等，这些模块也能等效出一

EDA技术课件

第 2 章 EDA设计流程及其工具 EDA设计流程及其工具

EDA技术课件

2.1 设计流程

应用于FPGA/CPLD的EDA开发流程 图2-1 应用于 的 开发流程

EDA技术课件

2.1 设计流程2.1.1 设计输入 原理图/HDL文本编辑 设计输入(原理图/ 文本编辑) 原理图 文本编辑 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑 软件的图形编辑 界面上绘制能完成特定 功能的电路原理图

2. HDL文本输入 文本输入

将使用了某种硬件描述语言(HDL)的电路设计文本， 的电路设计文本， 将使用了某种硬件描述语言 的电路设计文本 的源程序， 如VHDL或Verilog的源程序，进行编辑输入。 或 的源程序 进行编辑输入。

EDA技术课件

2.1 设计流程2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入 整个综合过程就是将设计者在EDA平台上编辑输入 EDA HDL文本 原理图或状态图形描述， 文本、 的HDL文本、原理图或状态图形描述，依据给定的硬件 结构组件和约束控制条件进行编译、优化、转换和综合， 结构组件和约束控制条件进行编译、优化、转换和综合， 最终获得门级电路甚至更底层的电路描述网表文

通过MCU实现Altera FPGA在线升级

一．问题背景

在实际工程应用中，我们时常会遇到为解决某个老产品的BUG，需要在工程现场更新设备的FPGA代码，或者参加电信测试时需要现场升级设备FPGA程序以便于调试。公司现阶段所用的Altera FPGA程序代码一般存放于芯片配套的FLASH存储器中，而常见的对印制板上FLASH编程有几种方法，原始的方法是使用编程器，这种方法需要要将芯片取下，十分不便，或者通过JTAG接口连接到PC机上，但需要专用下载软件（一般由芯片生产厂商提供）。在测试现场或调测机房现场，要找到FPGA的专用下载线是比较困难的，且Altera FPGA的专用下载软件并不是每个PC设备上都有的。有时仅为了更新一个FPGA的程序就需要研发或客服人员亲自到现场去烧写程序，这既不便捷，也使得设备维护成本大大增加。

经过可行性与成本的考虑，我们找到一种既方便实用又低成本的方法来实现FPGA程序的在线现升级。即在MCU中（单片机或ARM均可）用软件来模拟XModem协议，将程序文件传输到FPGA的FLASH中。这种方法使用WINDOWS自带的超级终端软件来传送文件，无需安装专用软件，硬件支持仅需要一根通用串口线，只要在目标板MCU上增加一

用CPU配置Altera公司的FPGA

一. 概 述

目前很多产品都广泛用了FPGA，虽然品种不同，但编程方式几乎都一样：利用专用的EPROM对FPGA进行配置。专用的EPROM价格不便宜，且大不跟上都是一次性OPT方式编程。一旦更改FPGA设计，代价不小。 为了进一步降低产品的成本和升级成本，可以考虑利用板上现有CPU子系统中空闲的ROM空间存放FPGA的配置数据，并由CPU模拟专用EPROM对FPGA进行配置。 本文将以PowerPC860和EP1K30为例，讲解如何利用CPU来配置FPGA。

CPU配置FPGA的优点

与Configuration EPROM方式相比本设计有如下优点：

1． 降低硬件成本——省去了FPGA专用EPROM的成本，而几乎不增加其他成本。以ALTERA的10K系列为例，板上至少要配一片以上的EPC1，每片EPC1的价格要几十元，容量1M位。提供1Mb的存储空间，对于大部分单板来说（如860系统的单板），是不需要增加硬件的。即使增加1Mb存储空间，通用存储器也会比FPGA专用EPROM便宜。

2． 可多次编程——FPGA专用EPROM几乎都是OTP，一旦更换FPGA版本，旧版本的并不便宜的EPROM只能

Altera Cyclone II FPGA的几种代码配置

1、根据FPGA在配置电路中的角色，配置数据可以使用3种方式载入到目标器件中：

(1) FPGA主动方式：由FPGA来主动输出控制和同步信号给FPGA的串行配置芯片(EPCS系列)，配置芯片收到命令后，把配置数据发给FPGA，完成配 置过程；在AS模式下，FPGA必须与AS串行配置芯片配合使用，它与FPGA的接口为四跟信号线，分别为:串行时钟输入(DCLK),AS控制信号输入 (ASDI)，片选信号(nCS),串行数据输出(DATA)。

(2) FPGA被动方式：被动模式下，由系统的其他设备发起并控制配置过程，这些设备可以是配置芯片(EPC系列)，或者单板的微处理器、CPLD等。FPGA 在配置过程中完全处于被动地位，只是输出一些状态信号来配合配置过程；在PS模式下，需要配置时钟(DCLK)，配置数据(DATA0)，配置命令 (nCONFIG)，状态信号(nSTATUS)，配置完成指示(CONF_DONE)这四个信号来完成配置过程。 (3) JTAG模式：使用JTAG进行配置可以使用Altera的下载电缆，或者通过智能主机模拟JTAG的时序来进行配置；JTAG接口由四个必须的信号TD

CPLD/FPGA设计实验报告

实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 学生姓名： 学号： 实验内容：

实验一 D触发器

一、 创建工程

工程名称：D 顶层实体文件名：D

器件： EP1C3T100C8

装 二、 创建文件

创建Verilog HDL文件，实现一个D触发器的功能电路，要求可以实现异步清零和置位功能。

module D(q,qn,clk,d,set,clr_n); input d,clk,clr_n,set; output q,qn; wire [7:0] d; reg [7:0] q; wire [7:0]qn; assign qn=~q;

always @(posedge clk,negedge clr_n)

begin

if(~clr_n) q<=8'b0000_0000; end

else if(set) q<=8'b1111_1111; else q<=d;

订

CPLD/FPGA设计实验报告

实验名称： 时序电路仿真基础 实验目的： 掌握modelsim软件的基本使用方法，完成基本时序电路仿真 学生姓名： 学号： 实验内容：

实验一 8位全加器

一、 创建工程

装 工程名称：add8

二、 创建文件

顶层实体文件名：add8

订创建Verilog HDL文件，实现一个8位全加器的测试功能。

`timescale 1ns/1ns module t_add8; reg cin;

reg [7:0] a,b; wire [7:0] sum; wire cout;

线 parameter delay=100; add8 u(a,b,cin,cout,sum); initial begin

a=8'b00000000;b=8'b00000000;cin=1'b1;

#(delay/2) a=8'b00000001;b=8'b00000001;cin=1