同步计数器的显著优点

5.4.1 同步时序逻辑电路的设计方法1.同步时序逻辑电路的设计步骤 (1)根据设计要求，设定状态，导出对应状态图或状态表。 根据设计要求，设定状态，导出对应状态图或状态表。 (2)状态化简。消去多余的状态，得简化状态图(表)。 状态化简。消去多余的状态，得简化状态图( 状态分配，又称状态编码。 (3)状态分配，又称状态编码。即把一组适当的二进制代码分配给 简化状态图(表)中各个状态。 简化状态图( 中各个状态。 (4)选择触发器的类型。 选择触发器的类型。 根据编码状态表以及所采用的触发器的逻辑功能， (5)根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。 电路的输出方程和驱动方程。 (6)根据输出方程和驱动方程画出逻辑图。 根据输出方程和驱动方程画出逻辑图。 (7)检查电路能否自启动。 检查电路能否自启动。

2.同步计数器的设计举例例： 设计一个同步5 设计一个同步5进制加法计数器S0 S1 S2

(1)根据设计要求，设定状态， (1)根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 画出状态转换图。该状态图不须化简。 (2)状态分配，列状态转换编码表。 状态分配，列状态转换编码表。 状态转换编码

5.4.1 同步时序逻辑电路的设计方法1.同步时序逻辑电路的设计步骤 (1)根据设计要求，设定状态，导出对应状态图或状态表。 根据设计要求，设定状态，导出对应状态图或状态表。 (2)状态化简。消去多余的状态，得简化状态图(表)。 状态化简。消去多余的状态，得简化状态图( 状态分配，又称状态编码。 (3)状态分配，又称状态编码。即把一组适当的二进制代码分配给 简化状态图(表)中各个状态。 简化状态图( 中各个状态。 (4)选择触发器的类型。 选择触发器的类型。 根据编码状态表以及所采用的触发器的逻辑功能， (5)根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。 电路的输出方程和驱动方程。 (6)根据输出方程和驱动方程画出逻辑图。 根据输出方程和驱动方程画出逻辑图。 (7)检查电路能否自启动。 检查电路能否自启动。

2.同步计数器的设计举例例： 设计一个同步5 设计一个同步5进制加法计数器S0 S1 S2

(1)根据设计要求，设定状态， (1)根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 画出状态转换图。该状态图不须化简。 (2)状态分配，列状态转换编码表。 状态分配，列状态转换编码表。 状态转换编码

摘要

随着电子技术的飞速发展，数码产品越来越深受广大消费者的喜爱，数字电子有着非常远大的前景。

数字电子技术已经成为新技术发展的一个重要标志，数字电子技术的普及，尤其是微计算机的迅速发展和应用，使数字电子技术进入了一个新阶段。它不仅广泛的用于现代数字通讯雷达、自动控制、航天控制、遥测、遥控、数字计算机、数字测量仪表、医疗设备等各个科学领域；而且进入了千家万户的日常生活。因此：数字电子技术将对人类文明，人类迈向信息社会起着重大作用。

Abstract

With the high-speed development of electron technology, numerals products are given more and more popularity by the most consumers. Digital electronics has very long-range prospect.

Digital electronic technology has already become an important sign of new technical development. The popularization o

一、 设计任务要求

设计光电计数器，实现无接触计数，主要用于工厂生产线工件

计数。可采用遮光式光电传感器或者反射式光电传感器，要求使用红外发光二极管、光电管检测，要求光电发射管和接收管有30mm以上的间距，在制作实物可用导线引出长度，用LED数码显示器来显示0-999的范围计数，当数字超出999时，能够发出报警，并且能在报警后延时3秒钟自动关闭报警并自动重新计数同时可以手动清除报警，能够实现无接触计数，独立设计光电计数器电路原理图（包含电源部分），画出完整的电路原理图（包含电源部分）和PCB板图，查找资料，要求做出实物，可以使用万用板制作实物，独立完成。

二、方案设计

1、 方案

以89C51为核心的计数电路 基于单片机的光电计数器，使用89C51单片机，电路简单，需要编写程序，可通过编程实现各种各样的算术算法和逻辑控制，而且体积小，硬件实现简单，安装方便，可实现数码显示和键盘设定等多种功能。 采用遮光式光电传感器，将红外发光管与光电接收管相对安放，每当物体通过一次，红外光就被遮挡一次，光电接收管的输出电压就发生一次变化，这个变化的电压信号通过放大和处理后，形成计数脉冲，通过光电隔

- 1 -

离耦合并行输入至89C5

目 录

1引言 ........................................................................................................................................ 2 2 设计内容及要求 .................................................................................................................... 2

2.1基本内容 ..................................................................................................................... 2 2．2提高要求 ..................................................................................................................

EDA课程设计

工程名称专业班级学生姓名指导教师

基于FPGA地计数器地设计

通信102班

青瓜

2013年 5 月28 日

摘 要

本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地 VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.

关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；

Abstract

This course is designed to complete a

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）

文理学院

综合课程设计

（一）

Integrated Curriculum Design（1）

所在院系 专业名称 班级 题目 指导教师 成员 完成时间

信息工程系 电子信息工程 1001 两位同步十进制可逆计数器 2011年12月28日

一、设计任务及要求： 设计任务： 设计一个两位同步十进制可逆计数器电路。 要 求： 1．列出状态表、激励方程，逻辑电路。 2．可以实现自动复位并重新开始计数。 3. 检查电路并分析电路是否具有自启动功能。 4. 将设计电路通过proteus进行电路仿真 指导教师签名： 2011年12月30日 二、指导教师评语： 指导教师签名： 2011 年12月 30 日 三、成绩 验收盖章 2011年12月30 日

1

两位同步十进制可逆计数器的设

实验九 计数器的设计

实验目的

熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。

一、 实验仪器及器件

1、 试验箱，万用表，示波器

2、 74LS73, 74LS00，74LS08，74LS20

二、 实验原理

（1）74LS194——移位寄存器

芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。

Cr S1 S0 工作状态 0 1 1 1 1 X 0 0 1 1 X 0 1 0 1 置零 保持 右移 左移 并行送数 Cr DSD0 D1 D2 D3 DSL G Vcc Q0 Q1 Q2 Q3 CP MB MB

（2）双J-K触发器 74LS73

J Q Q G K Q Q 74LS194 功能表

74LS194 引脚图

74LS73 引脚图

CPR K Vcc CPR J 74LS73 是一种双J-K触发器（下降沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的下降沿。并且只有

利用Multisim的同步十进制计数器的仿真实验

1 8421BCD码同步十进制加法计数器

图1为由4个JK触发器组成的8421BCD码同步十进制加法计数器电路，仿真开始，首先用清0开关将计数器设置为0000状态，然后在计数脉冲信号CP的作用下，计数器的状态按8421BCD码数的规律依次递增，当计数器的状态变为1001时，再输入一个计数脉冲，这时计数器返回到初始的0000状态，同时向高位输出一个高电平的进位信号。

图1 8421BCD码同步十进制加法计数器

2 集成同步十进制加法计数器74LS160和74LS162 1．74LS160的逻辑功能仿真

图2为74LS160的逻辑功能仿真电路，图中LOAD为同步置数控制端，CLR为异步置0控制端，ENT和ENP为计数控制端，D、C、B、A为并行数据输入端，

QD、QC、QB、QA为输出端，RCO为进位输出端。

1)异步置0功能：当CLR端为低电平时，不论有无时钟脉冲CP和其它信号输入，计数器置0，即QDQCQBQA?0000。

2)同步并行置数功能：当CLR?1，LOAD?0时，在输入计数脉冲CP的作用下，并行数据DCBA被置入计数器，即QDQCQBQA?DCBA，本仿真电路中并行置数

实验二：设异步清零和同步加载的24位计数器 一：实验目的

熟习QuartusII的VHDL文本设计流程全过程,学习计数器的设计,仿真和硬件测试。掌握原理图与文本混合设计方法。

实验内容：说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括RST,EN,LOAD,DATA,CLK等信号的异步和同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解技术时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况，以及当选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。

二：设计程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY hour IS

PORT(CLK,RESET,EN:IN STD_LOGIC;

DAOUT: BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0)); END hour;

ARCHITECTURE behav OF hour IS

SIGNAL c:STD_LOGIC_VECTO