四进制可逆计数器

可逆特殊12进制计数器（20分）。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt is Port ( clk : in std_logic; CL : in std_logic; co : out std_logic; output_l: out std_logic_vector(3 downto 0); output_h : out std_logic_vector(3 downto 0); add_dec: in std_logic); end cnt; architecture beh of cnt is signal count : std_logic_vector(7 downto 0); begin process(clk,CL) begin if CL= '1' then count <= \ co<='0'; elsif rising_edge(clk) then if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) +1; else count(3 downto 0)<=count(3 downto 0)+1; end if; co<='0'; if count=\ co<='1'; elsif count=\ count<=\ co<='0'; else null ; end if; else if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) -1; else count(3 downto 0)<=count(3 downto 0)-1;

第1页 共4页

end if;

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）

文理学院

综合课程设计

（一）

Integrated Curriculum Design（1）

所在院系 专业名称 班级 题目 指导教师 成员 完成时间

信息工程系 电子信息工程 1001 两位同步十进制可逆计数器 2011年12月28日

一、设计任务及要求： 设计任务： 设计一个两位同步十进制可逆计数器电路。 要 求： 1．列出状态表、激励方程，逻辑电路。 2．可以实现自动复位并重新开始计数。 3. 检查电路并分析电路是否具有自启动功能。 4. 将设计电路通过proteus进行电路仿真 指导教师签名： 2011年12月30日 二、指导教师评语： 指导教师签名： 2011 年12月 30 日 三、成绩 验收盖章 2011年12月30 日

1

两位同步十进制可逆计数器的设

集成电路软件设计

实验二：十进制加减计数器

实验地点 实验时间 学 院 班 级 姓 名 学 号 成 绩 指导老师

年 月 日

一、设计任务

1、设计十进制加减计数器;

2、练习使用Modelsim软件和Synopsys公司的Design Compiler软件。 二、设计要求

1、十进制加减计数器;

2、控制端口控制加与减的计数；

3、输入时钟的频率自定，符合设计即可 三、预习要求

编写加减计数器的VHDL代码; library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; entity counter is

port(clk ,up: in std_logic; q: out integer ); end ;

architecture one of

塔里木大学信息工程学院课程设计

目录

摘 要 ................................................................................................................ 1 1. 设计任务 ..................................................................................................... 2

1.1 设计目的 ............................................................................................. 2 1.2 设计指标 ............................................................................................. 2 1.3 设计要求 ...........................................................

实验四：十进制计数器实验报告

实验日期：2014.4.15

学生姓名：陆小辉（学号：1228402025）

指导老师：黄秋萍

计数器是数字系统中使用最多的时序逻辑电路，其应用非常广泛。计数器不仅能应用于对时钟脉冲计数，而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。 一、设计要求：

设计十进制计数器，完成相应功能。可预置数、可加/减。

三、测试代码如下： 二、设计代码如下：

module PNcounter(clk,clean,ldn,enp,ent,i,q,rco); module test_PNcounter; reg clk,ldn,clean,enp,ent; input clk,ldn,clean,enp,ent;

reg[3:0] i; input[3:0] i;

wire [3:0]q; output [3:0]q;

wire rco; output rco;

PNcounter p1(clk,clean,ldn,enp,ent,i,q,rco); reg rco;

initial reg [3:0] q;

begin always@(posedge clk or negedge clean)

clk=1'b

实验六 任意进制计数器的构成

设计性实验

一、实验目的

1、学习用集成触发器构成计数器的方法；

2、掌握中规模集成计数器的使用及功能测试方法；

3、运用集成计数计构成N分频器，了解计数计的分频作用。 二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器

图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。

图6－1 四位二进制异步加法计数器

若将图6－1稍加

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

信 息 工 程 分 院

设计报告

课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英

完成时间：2015年5月19日

七进制计数器电路设计

1.设计要求

a.分别采用反馈清零和反馈置数的方法

b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED显示器设计七进制计数器。

2.设计原理

a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器

由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。

从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码

)2。利用74LS161是:0111。所以，异步清零的反馈数SN?N?(7)10?(0110的异步清零(低电平有效)功能有,反馈数CR?Q2Q1Q0。据此有反馈清零法，由7

EDA技术实践课程设计

课 程 EDA技术实践课程设计 题 目 六十进制计数器 院 系 电气信息工程学院电气系 专业班级

学生姓名 学生学号 指导教师

2014年 7月 25日

EDA技术实践课程设计任务书

课程 EDA技术实践课程设计

题目 六十进制计数器 专业 姓名 学号 主要内容：

EDA技术实践课程设计

课 程 EDA技术实践课程设计 题 目 六十进制计数器 院 系 电气信息工程学院电气系 专业班级

学生姓名 学生学号 指导教师

2014年 7月 25日

EDA技术实践课程设计任务书

课程 EDA技术实践课程设计

题目 六十进制计数器 专业 姓名 学号 主要内容：