第五章触发器

实训五 触发器及其应用

一、实验目的

1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器

图8－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；

R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状

态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生，表9－1为基本RS触发器的功能表。

基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表8－1 输 入 S 输 出 Qn+1 1 0 Q φ nn+1Q R 1 0 1 0 0 1 1

触发器

一、选择题：

1、或非门构成的基本RS触发器,输入S,R的约束条件是( )

A.SR=0 B.SR=1 C.S+R=0 D.S+R=1 2、、一个T触发器,在T=1时,加上时钟脉冲,则触发器( ) A. 翻转 B.置0 C.置1 D. 保持原状

3、以下单元电路中，具有“记忆”功能的单元电路是：( ) A. 触发器； B. 与非门； C.TTL门电路； D.译码器；

4、电路如图所示，指出能实现Qn?1?AQn电路是( b )，实现Qn+1=A⊙Qn 的电路是( c )，实现Qn?1?A?Qn 的电路是( a )

&

1

5、若将D触发器的D端连在Q端上，经100个脉冲作用后，它的次态Q(t+100)=0, 则现态Q(t)为（ ）

A. Q(t)=0 B. Q(t)=1 C.与现态无关

6、.电路如图所示经CP 作用后，欲使Qn?1?Qn,则A、B输入为（ BC）

基 于 CMOS 的 D 触 发 器 的 设 计

一、设计目的：

1、进一步熟悉cadence软件的使用； 2、掌握cadence的原理图编辑及修改方法； 3、掌握cadence前仿的参数设置和方法； 4、掌握D触发器的功耗、截止频率和瞬态仿真。

二、设计和原理：

触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。D触发器在CLK 有效电平期间将D的状态输出。用CMOS 做器件是集成电路的发展方向。本次实验设计是用MOS 器件设计一个D触发器。通过D触发器的功能设计电路图，再转换为MOS 器件的电路。

设计主要是根据D触发器的特性来设计的。根据它的特性表画原理图

D触发器的功能表如下；

当CLK = 1 时触发器的Q*=D；当CLK = 0，触发器将保持不变，即Q*=Q。

D触发器的原理图：

和主要参数：

三、设计仿真：

1、瞬态仿真 ①放参数设置

②仿真结果

2、功耗仿真 ①电流波形

②平均电流值

数字电路实验报告

实验三 RS触发器与集成触发器

一、实验目的

1、掌握触发器的逻辑功能及其测试方法； 2、学习触发器简单的典型应用。 二、实验器材

1、直流稳压电源、数字逻辑电路实验箱、万用表、示波器； 2、74LS00、74LS02、74LS04、74LS74、74LS76（或74LS112）。 三、实验原理

1、基本RS触发器

用与非门（74LS00）构成的基本RS触发器 如图3-1（a）所示，R、S端为低电平有效； 用或非门（74LS02）构成的基本RS触发器 如图3-1（b）所示，R、S端为高电平有效。

2、集成D触发器

触发器的复位和置位功能：

只要R L,不论其他输入是何种状态， 触发 器的输出立即强制变成Q H，同时Q L；只 要S L，不论其他输入是何种状态触发器的输 出立即强制变成Q H，同时Q L。复位和 置位完成后，必须使 H和S H。 3、JK触发器

当CP=0时，R=S=1，触发器维持原状态不变； 当CP=1时，Qn 1 JQ KQ，即为 J=0，Q=0，Qn 1 Q； J=0，K=1，Qn 1 0； J=1，K=0，Qn 1 1； J=1，K=1，Qn 1 Q；

四、实验内容和步骤

根据电路图建立

一、实验目的

1）理解触发器的用途、类型和工作原理

2）掌握利用T-SQL语句创建和维护触发器的方法 3）掌握利用企业管理器创建、维护触发器的方法

二、实验内容

说明：在所有触发器取名时，请各位同学在所给定的名称后加上下划线及学号后四位数字构成自己的实验触发器名。如：deltr_20051101.各触发器中的所用到的参数变量名自取。 1、利用企业管理器创建与维护触发器 （1）创建简单触发器

创建一个触发器stu_modify在修改student表后，显示一个提示信息，告诉用户有多少行数据被修改了。 创建步骤：

create trigger stu_modify on student

after insert,delete,update as

print '（所影响的行数为:'+cast(@@rowcount as varchar(10))+'行'; 触发器的触发执行测试语句（T-SQL）：

update Student_20083386 set sex='男'

where sno='20050001'

执行结果：

（2）修改触发器

修改stu_modify触发器，使其为一个加密触发器。（提示：加wit

单稳态触发器

单稳态触发器只有一个稳定状态，在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂态，该暂态维持一段时间又回到原来的稳态。

一、用555定时器构成单稳态触发器：

1.电路组成

如图6-7所示，其中R、C为单稳态触发器的定时元件，它们的连接点Vc与定时器的阀值输入端（6脚）及输出端Vo'（7脚）相连。单稳态触发器输出脉冲宽度tpo=1.1RC。

Ri、Ci构成输入回路的微分环节，用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内，一般tpi>5RiCi，通过微分环节，可使Vi'的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若输入信号的负脉冲宽度tpi本来就小于tpo，则微分环节可省略。 定时器复位输入端（4脚）接高电平，控制输入端Vm通过0.01uF接地，定时器输出端Vo（3脚）作为单稳态触发器的单稳信号输出端。

2.工作原理

单稳态触发器

当输入Vi保持高电平时，Ci相当于断开。输入Vi'由于Ri的存在而为高电平Vcc。此时，①若定时器原始状态为0，则集电极输出（7脚）导通接地，使电容C放电、Vc=0，即输入6脚的信号低于2/3Vcc，此时定时器维持0不变。

②若定时器原始状态为1，则集电极输出（7脚）对地断开，Vc

5

存锁器触发器和5.1双 态存储稳单元路电.5 锁存器 5.3 触发器的电2结构路工和作原理 5.4触发器 逻辑功能的02166//5 11

教学基要求1本掌握、存锁、器触发器电的路构结和 作工原理

2、熟练握S掌R触器发JK、触发器、触D发及T 器触器的逻辑发功能 、正3理确解锁器、存触发器的态动 特20性1/6/15 26

锁存器触与发器共同：点具有0和1 个稳两定状，态一状旦被态定确就，自行能保。一个锁存器持或发器触能储一位二进存码制

不。同：锁点存器--对-冲电平脉敏感存储的电路 ，特定在输入脉电冲平作用改 下状变态。触发器 --对-冲脉沿敏边感存储电 的路，在钟脉时的上冲沿升或降下沿的 变化瞬改变间态。状021/66/1

E E5CP C3P5.

1双 稳态储存单电路5元..1 1双稳态的概念5 ..21双稳 态存单元电储路21606//514

5. 1双态存稳单储元路电5.11 .稳态双的概念1G 1

稳态介

稳态Q 0

稳 1态G 21Q

2016//1655

5.

.21 双稳态存储元单电路1.电 结路构G1

1Q反 电路馈两有个互的补输出端

G 12QQ端的状定义为电态输出路态状。

01626//516

2数字、逻辑析分如=1Q —电路—有具忆1记二位制数

5

存锁器触发器和5.1双 态存储稳单元路电.5 锁存器 5.3 触发器的电2结构路工和作原理 5.4触发器 逻辑功能的02166//5 11

教学基要求1本掌握、存锁、器触发器电的路构结和 作工原理

2、熟练握S掌R触器发JK、触发器、触D发及T 器触器的逻辑发功能 、正3理确解锁器、存触发器的态动 特20性1/6/15 26

锁存器触与发器共同：点具有0和1 个稳两定状，态一状旦被态定确就，自行能保。一个锁存器持或发器触能储一位二进存码制

不。同：锁点存器--对-冲电平脉敏感存储的电路 ，特定在输入脉电冲平作用改 下状变态。触发器 --对-冲脉沿敏边感存储电 的路，在钟脉时的上冲沿升或降下沿的 变化瞬改变间态。状021/66/1

E E5CP C3P5.

1双 稳态储存单电路5元..1 1双稳态的概念5 ..21双稳 态存单元电储路21606//514

5. 1双态存稳单储元路电5.11 .稳态双的概念1G 1

稳态介

稳态Q 0

稳 1态G 21Q

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5.

.21 双稳态存储元单电路1.电 结路构G1

1Q反 电路馈两有个互的补输出端

G 12QQ端的状定义为电态输出路态状。

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2数字、逻辑析分如=1Q —电路—有具忆1记二位制数

一、判断题

1、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路 （ ）

2、RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件 （ ） 3、与非门的输入端加有低电平时，其输出端恒为高电平。（ ） 4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。（ ）

5、时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还与电路的上一个状态有关。（ ） 6、组合逻辑电路的输出只与当时的输入有关，与电路的上一个状态无关，没有记忆功能。（ ） 7、触发器是时序逻辑电路的基本单元。（ ）

8、时序逻辑电路由组合逻辑电路和存储电路构成。（ ）

9、触发器的反转条件是由触发输入与时钟脉冲共同决定的。（ ）

10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。（ ）

11、译码器、比较器属于组合逻辑电路。

12、数字电路可分为组合逻辑电路和时序逻辑电路。

13、全加器是实现两个1位二进制数相加并考虑低位进位的逻辑电路。 14、实现同一逻辑功能的逻辑电路可以不同 15、译码是编码的逆过程。

16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程. 17、公式化

实验八 D触发器及其应用

一、实验目的

1．熟悉基本D触发器的功能测试；

2．了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点；

3．熟悉触发器的实际应用；

4.了解并掌握 Multisim仿真软件的使用。

二、实验设备

数字实验电路箱，74LS74，导线若干，Multisim数电仿真软件。

74LS74引脚图 74LS74逻辑图

21D4~1PR1Q5U1A31CLK~1Q6~1CLR174LS74D三、实验原理

D触发器在时钟脉冲CP的前沿（正跳变0到1）发生翻转，触发器的次态

取决于脉冲上升沿到来之前D端的状态，即

=D。

因此，它具有置0、置1两种功能。由于CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。

和

分别是决定触发器初始状态

和

的直接置0、置1

端。当不需要强迫置0、置1时，端都应置高电平（如接+5V

电源）。74LS74、74LS175等均为上升沿触发的边沿触发器。触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生器等。

四、实