数字集成电路测试台是什么

1、 （5分）基于第一章所描述的摩尔定律，请你预言到2015年的时候CPU的时钟频率和晶体管个

数（复杂度），以及到时候单个芯片的FlASH所能存储的容量为多少（U盘最大能做到多大）。

2、 （5分）列举你所知道的现在最高端的cpu，DSP芯片，FPGA芯片，DRAM（内存），FLASH的

时钟频率和复杂度。

3、 （5分）芯片成本有哪些构成。作为集成电路设计工程师，如何降低芯片的成本？

4、 （5分）某种新颖的反相器具有如图所示的传输特性。在图上分别画出其对应的最佳噪声容限VIL、

VIH、VOL、VOH。

5、 （10分）要形成一个最简单的完整的集成电路工艺，至少需要多少层版图。请列出来。

6、 （5分）设计规则所提供的是版图设计的指南，它的基本要素是什么？

7、 （5分）一个好的封装必须满足哪些要求。表2.3中的封装那个最便宜。

8、 （20分）对如下图所示的NMOS管和PMOS管，假设W=1um，L=0.25um。当工作电压如下所

示，判断其工作状态，并计算a组的源漏电流ID。其中:

NMOS：k'n = 115μA/V2, VT0 = 0.43 V, λ = 0.06 V–1,

PMOS: k'p = 30μA/V2, VT0 = –0.4 V, λ = -

74系列中小规模数字集成电路参数测试仪

1.系统设计 1.1 设计要求

(1) 任务：

设计制作一个74系列中小规模数字集成电路参数测试仪。 (2)要求

1、基本要求：

（1）能对74系列中小规模数字集成电路的VIH(min)、VIL(max)、VOH、VOL、IIL、IOL等参数指标进行单项自动测试。

（2）测量参数项目及指标要求（VCC=5V）：

A、VIH(min)、VOH 测量范围为0～5V，误差<1%读数 1个字； B、VIL(max)、VOL 测量范围为0～1V，误差<1%读数 1个字；

C、IIL（短路电流），IOL （RL=300Ω）测量范围为0～20mA，误差<1%读数 1个字； （3）测试项目有对应的指示。 2、发挥部分：

（1）能连续自动循环测量，并显示；

（2）能有选择地调阅最后一次测量的任一项参数；

（3）能设置集成电路参数标准值，并判断所测参数是否达标；

（4）采用示波器作为显示器，测试数字集成电路的电压传输特性，能显示完整的传输特性曲线；从屏幕上读出的指标（如输出高、低电平和开、关门电平）要求精度优于20%； （5）其他。

1.2 总体设计方案 1.2.1. 设计思路

题目要求设计一个74LS04集成电路参数测试仪。设计中

集成电路设计考点

1. 填空题 1. NML和 NMH的概念，热电势，D触发器，D锁存器，施密特触发器。

低电平噪声容限：VIL-VOL

高电平噪声容限：VOH-VIH 这一容限值应该大于零

热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。 2.

MOS晶体管动态响应与什么有关？（本征电容P77）

MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。

本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。 3. 设计技术（其他考点与这种知识点类似）P147

怎样减小一个门的传播延时：

减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。 增加晶体管的宽长比 提高VDD 4.

有比逻辑和无比逻辑。

有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。

这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成。

无比逻辑：逻辑电平与器件的相对尺寸无关的门叫

集成电路设计考点

1. 填空题 1. NML和 NMH的概念，热电势，D触发器，D锁存器，施密特触发器。

低电平噪声容限：VIL-VOL

高电平噪声容限：VOH-VIH 这一容限值应该大于零

热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。 2.

MOS晶体管动态响应与什么有关？（本征电容P77）

MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。

本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。 3. 设计技术（其他考点与这种知识点类似）P147

怎样减小一个门的传播延时：

减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。 增加晶体管的宽长比 提高VDD 4.

有比逻辑和无比逻辑。

有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。

这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成。

无比逻辑：逻辑电平与器件的相对尺寸无关的门叫

集成电路考题

一、填空题

1、世界上第一个自动计算器是1832年。

2、Jack Kilby提出IC设想--集成电路，由此获得诺贝尔奖，标志着数字时代的来临。

3、集成电路的发展按摩尔定律发展变化。

4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。 5、N型半导体的多子是自由电子，少子是空穴。 6、P型半导体的多子是空穴，少子是自由电子。

VD/?TI?I(e?1)IVDS7、二极管电流D与电压D的关系表达式为。

8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。

9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为

Cint??ditdiWL。

10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。 11、导体为均匀的绝缘介质包围，可知一条导线的电容C与电感L的关系为

CL??u。

12、CMOS反相器噪声容限的定义有NML低电平噪声容限和NMH高电平噪声容限。

13、CMOS反相器电路总功耗分为三部分，分别为耗、

PdpPdyn由充放电电容引起的动态功

直流通路电容引起的功耗、

Pstat静态功耗。

14、静态CMOS门由上拉网络PUN和下拉网络PDN构成。

15、CMOS互补逻辑实现一个N输入逻辑门所需MOS管的个

数字集成电路设计入门

数字集成电路设计入门 --从HDL到版图于敦山北大微电子学系

数字集成电路设计入门

课程内容(一) 介绍Verilog HDL, 内容包括：– – – – – – Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍Verilog testbench 激励和控制和描述 结果的产生及验证

– 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

数字集成电路设计入门

课程内容(二) 介绍Cadence Verilog仿真器, 内容包括：– – – – – – – – – – 设计的编译及仿真 源库(source libraries)的使用 用Verilog-XL命令行界面进行调试 用NC Verilog Tcl界面进行调试 图形用户界面(GUI)调试 延时的计算及反标注(annotation) 性能仿真描述 如何使用NC Verilog仿真器进行编译及仿真 如何将设计环境传送给NC Verilog 周期(cycle)仿真

数字集成电路设计入门

课程内容(三) 逻辑综合的介绍– – – – – 简介 设计对象

常用基本数字集成电路应用设计

1常用基本数字集成电路概述

数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。根据数字集成电路中包含的门电路或元、器件数量，可将数字集成电路分为小规模集成（SSI）电路、中规模集成MSI电路、大规模集成（LSI）电路、超大规模集成VLSI电路和特大规模集成（ULSI）电路。小规模集成电路包含的门电路在10个以内，或元器件数不超过100个；中规模集成电路包含的门电路在10～100个之间，或元器件数在100～1000个之间；大规模集成电路包含的门电路在100个以上，或元器件数在10～10个之间；超大规模集成电路包含的门电路在1万个以上，或元器件数在10～10之间；特大规模集成电路的元器件数在10～10之间。

2 门电路构成的多谐振荡器的基本原理

非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。

2.1不对称多谐振荡器

非对称型多谐振荡器的输出波形是不对称的，当用TTL与非门组成时，输出脉冲宽度 tw1=RC,

tw2=

常用基本数字集成电路应用设计

1常用基本数字集成电路概述

数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。根据数字集成电路中包含的门电路或元、器件数量，可将数字集成电路分为小规模集成（SSI）电路、中规模集成MSI电路、大规模集成（LSI）电路、超大规模集成VLSI电路和特大规模集成（ULSI）电路。小规模集成电路包含的门电路在10个以内，或元器件数不超过100个；中规模集成电路包含的门电路在10～100个之间，或元器件数在100～1000个之间；大规模集成电路包含的门电路在100个以上，或元器件数在10～10个之间；超大规模集成电路包含的门电路在1万个以上，或元器件数在10～10之间；特大规模集成电路的元器件数在10～10之间。

2 门电路构成的多谐振荡器的基本原理

非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。

2.1不对称多谐振荡器

非对称型多谐振荡器的输出波形是不对称的，当用TTL与非门组成时，输出脉冲宽度 tw1=RC,

tw2=

第三章、器件

一、超深亚微米工艺条件下MOS管主要二阶效应：

1、速度饱和效应：主要出现在短沟道NMOS管，PMOS速度饱和效应不显著。主要原因是，即载流子VGS?VTH太大。在沟道电场强度不高时载流子速度正比于电场强度（????）

迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场

????（???c）强度的增加而线性增加。此时近似表达式为：，，???tas???c（???c）

出现饱和速度时的漏源电压VDSAT是一个常数。线性区的电流公式不变，但一旦达到VDSAT，电流即可饱和，此时IDS与VGS成线性关系（不再是低压时的平方关系）。

2、Latch-up效应：由于单阱工艺的NPNP结构，可能会出现VDD到VSS的短路大电流。

正反馈机制：PNP微正向导通，射集电流反馈入NPN的基极，电流放大后又反馈到PNP的基极，再次放大加剧导通。

克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。

2、保护环。

3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起

第三章、器件

一、超深亚微米工艺条件下MOS管主要二阶效应：

1、速度饱和效应：主要出现在短沟道NMOS管，PMOS速度饱和效应不显著。主要原因是，即载流子VGS?VTH太大。在沟道电场强度不高时载流子速度正比于电场强度（????）

迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场

????（???c）强度的增加而线性增加。此时近似表达式为：，，???tas???c（???c）

出现饱和速度时的漏源电压VDSAT是一个常数。线性区的电流公式不变，但一旦达到VDSAT，电流即可饱和，此时IDS与VGS成线性关系（不再是低压时的平方关系）。

2、Latch-up效应：由于单阱工艺的NPNP结构，可能会出现VDD到VSS的短路大电流。

正反馈机制：PNP微正向导通，射集电流反馈入NPN的基极，电流放大后又反馈到PNP的基极，再次放大加剧导通。

克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。

2、保护环。

3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起