第七章时序逻辑电路设计答案

第6章 时序逻辑电路6.1 触发器 6.2 时序逻辑电路的分析与设计方法

6.3 计数器6.4 寄存器

6.5 顺序脉冲发生器退出

6.1 触发器6.1.1 基本RS触发器6.1.2 同步触发器 6.1.3 主从触发器 6.1.4 边沿触发器 6.1.5 不同类型触发器间的转换 退出

触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状 态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑 功能的不同，触发器可以分为RS触发器、D触发 器、JK触发器、T和T´触发器；按照结构形式的 不同，又可分为基本RS触发器、同步触发器、 主从触发器和边沿触发器。

6.1.1 基本RS触发器 信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，

电 路 组 成 和 逻 辑 符 号

Q

Q

Q

Q

&

&

S

R

S (a) 逻辑图

R (b)

S

R 逻辑符号

信号输入端，低电平有效。

工作原理Q

0

1

Q

R

S

Q 0

1& &

0

S

1

0

R

①R=0、S=1时：由于R=0,不论原来Q为0还是1,都有Q=1; 再由S=1、Q=1可得Q=

第6章 时序逻辑电路6.1 触发器 6.2 时序逻辑电路的分析与设计方法

6.3 计数器6.4 寄存器

6.5 顺序脉冲发生器退出

6.1 触发器6.1.1 基本RS触发器6.1.2 同步触发器 6.1.3 主从触发器 6.1.4 边沿触发器 6.1.5 不同类型触发器间的转换 退出

触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状 态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑 功能的不同，触发器可以分为RS触发器、D触发 器、JK触发器、T和T´触发器；按照结构形式的 不同，又可分为基本RS触发器、同步触发器、 主从触发器和边沿触发器。

6.1.1 基本RS触发器 信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，

电 路 组 成 和 逻 辑 符 号

Q

Q

Q

Q

&

&

S

R

S (a) 逻辑图

R (b)

S

R 逻辑符号

信号输入端，低电平有效。

工作原理Q

0

1

Q

R

S

Q 0

1& &

0

S

1

0

R

①R=0、S=1时：由于R=0,不论原来Q为0还是1,都有Q=1; 再由S=1、Q=1可得Q=

淮北师范大学

2011届学士学位论文

基于VHDL的时序逻辑电路设计

学院、专业 物理与电子信息学院

电子信息工程

研 究 方 向 电路与系统 学 生 姓 名 龙 芳 学 号 20071342066 指导教师姓名 姜 恩 华 指导教师职称 副 教 授

2011年 4月 27日

淮北师范大学2011届学士毕业论文 基于VHDL的时序逻辑电路设计

基于VHDL的时序逻辑电路设计

龙 芳

淮北师范大学 物理与电子信息学院 235000

摘要 本文主要介绍了时序逻辑电路通过EDA软件Quartus II平台进行设计的方法及流程。首先介绍了时序逻

实验3 时序逻辑电路设计（1）

实验内容与步骤：

1.设计一个4路扭环计时器电路。

要求：计数器的状态每隔1S变换一次；利用LED1-LED4（低电平驱动）显示计数器。

实验步骤

1）新建工程文件夹； 2）启动Quartus II；

3）选择File->New Project Wizard，建立新工程；

4）要求：工程名与顶层实体名为johnson，器件选择“Cyclone”中的EP1C6Q240C8 5）File->New->Verilog HDL File建立Verilog设计文件；

module johnson(clk,led); input clk； //输入时钟信号

output [3:0] led；//输出计数器计数状态，对应于开发板中的LED1-LED4，低电平点亮 reg [3:0] led

6） 选择Processing->Start->Start Analysis&Elaboration对源程序进行语法分析； 6）选择Processing->Start->Start Analysis&Synthesis进行电路综合； 7）选择Tools->Netlist Viewers->RTL Viewer，查看综合后得到

自我检测题答案 一、选择题

1．A 2．D 3．C 4．D 5．B 6．A 7．B 8．B 9．B 10．D 11．D 12．A 13．B 14．A 15．A 16．C 17．D 18．C 19．D 20．B 二、判断题

1.√ 2.√ 3.√ 4.√ 5.× 6.× 7.√ 8.× 9.× 10.× 11.√ 12.× 13.× 14.√

三、填空

１．移位，数码；２．组合逻辑电路 ，时序逻辑电路；３．4；４．同步，异步；

５． 基本 ，移位 ，4 ； 6. 4； 7. 异步，无关 ； 8. 1 ，上边沿；9. 8 ； 10. 6 ， n ； 11. 16 ； 12. 7 ，3 ，16；13. 相同；14. 相同， 不同；15. 4进制加法计数器 ， 4进制减法计数器；16. n， 1 ， Jn-1=Kn-1= Qo·Q1…Qn-2；17. 三 ；18. 同步 ，十六 ，低电平 ， 异步 ， 低电平， 同步；19. 无关，有关；20.同步， 二——十 ， 低电

数字逻辑电路

第四部分: 时序逻辑电路

实验十二 触发器及其应用

一、实验目的

1、掌握基本RS、JK、T和D触发器的逻辑功能。 2、掌握集成触发器的功能和使用方法。 3、熟悉触发器之间相互转换的方法。

二、实验原理

触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。

1. 基本RS触发器

图13-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和保持三种功能。通常称S为置“1”端，因为 S=0时触发器被置“1”；“0”端，因为R=0时触发器被置“0”。当S=R=1R为置时状态保持，当S=R=0时为不定状态，应当避免这种状态。

图12-1 二与非门组成的基

《时序逻辑电路》说课稿

我今天说课的题目是《时序逻辑电路》。内容源自《数字电子技术》中的第五章。

下面，我将从课程的设置与定位、教学方法与学法、教学过程、板书设计、本节课评注五部分一一向大家介绍说明。 一、 课程的设置与定位 1. 教材的地位和作用

本节教学内容在教材中起着承上启下的作用。 逻辑门电路和组合逻辑电路是学习本节课的基础，它又为以后学习脉冲信号的转换与产生和数/模（D/A转换）和模/数（A/D转换）做铺垫,并且时序逻辑电路在实际中应用广泛。 2. 教学目标

根据我对教材的分析结合学生的实际情况，我确定以下教学目标： （1） 知识目标

1.掌握基本RS触发器的工作原理 2.掌握基本RS触发器的逻辑功能 3. 熟悉同步RS触发器

（2） 能力目标

能运用触发器设计简单的时序逻辑电路 （3） 素质目标 1.良好的道德素质

2.过硬的职业素质 3.高尚的人文素质

3. 教学重点和难点

为了更好地实施新课程的教学理念，根据新大纲基本要求中对《时序逻辑电路》的要求，本人结合具体的教学情境，对本章内容进行了认真分析，特确定教学重点和难点如下：

教学重点：基本RS触发器的逻辑图和符号

基本RS触发器的工作原理 同步RS触

6 时序逻辑电路

6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。

解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。

6.1.2

已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。

解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

1

6.1.3

已知状态图如图题6.1.3所示，试列出它的状态表。

解：按图题6.1.3列出的状态表如表题解6.1.3所示。

6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。

解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

2

6.1.6

已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电

路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。

解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6

6 时序逻辑电路

6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。

解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。

6.1.2

已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。

解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

1

6.1.3

已知状态图如图题6.1.3所示，试列出它的状态表。

解：按图题6.1.3列出的状态表如表题解6.1.3所示。

6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。

解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

2

6.1.6

已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电

路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。

解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6

同步时序逻辑电路设计的教学方法探讨

同步时序逻辑电路设计的教学方法探讨

O 李澄举

(嘉应大学 计算机系， 广东 梅州 514015)

摘要：本文对“数字逻辑”课程中同步时序逻辑电路设计的教学方法进行了探讨，提出了根据二进制状态表导出激励函数的行之有效的简化方法及卡诺图的变换。

关键词：数字逻辑，同步时序逻辑电路，卡诺图

一、引言

作为功能部件级的逻辑电路设计的教学，难度最大的莫过于时序逻辑电路了。对于难点的教学，力求在讲述过程上有一个清晰的思路，教给学生一个简单有效的设计方法，尽量避免烦琐的推导和计算。本文就设计过程中的“由给定的二进制状态表确定触发器的激励函数和输出函数”的一个环节来说明这个问题。

二、根据二进制状态表求指定触发器激励表的简化方法

这个环节通常是用触发器的激励表来转换的。这种转换无疑对熟练激励表的应用有好处，但繁琐的转换工作增加了很多工作量，降低了设计工作的效率，不利于教学任务进度的完成。

例如，在给出的二进制状态表的情况下，用触发器的激励表的转换，求出选用J -K 触发器时的激励函数和输出函

数表达式就比较麻烦。

设二进制状态表如下

表1所示，J -K 触发器的

激励表如表2所示。

因为给出的状态表有4个状态，它需要2个J -K 触发器。

要求的激励函