基于verilog的数字时钟设计

因为本人也是刚学习fpga的菜鸟，所以这个程序漏洞很多，仅供参考。。。。。。。。。

//分频子模块

module fenpin (clk,rst_n,en_1s,en_1ms); //产生1s，1ms的分频 input clk; input rst_n; output en_1s; output en_1ms;

reg[31:0] jishu_1s; reg[15:0] jishu_1ms;

parameter cnt_1s =49999999; parameter cnt_1ms =49999;

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1s<=32'b0; else if(jishu_1s

jishu_1s<=32'b0; end

always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1ms<=16'b0; else if(jishu_1ms

jishu_1ms<=16'b0; end

assign en_1s=(jishu_1s==cnt_1s)? 1'b1 : 1'b0; assign en_1ms=(jishu_1ms==cnt_

数字时钟仿真设计

山东大学(威海) 机电与信息工程学院 09级 通信工程 姓名：XXX 学号:XXXXXXXXX

目录

目录 ............................................................................................. 1 序言 .................................................................................................... 2 设计思路............................................................................................. 2 设计原理............................................................................................. 2 一、 秒脉冲产生电路......................................................

目 录

1 概述 ...................................................................... 错误！未定义书签。 1.1数字时钟的工作原理 ..................................................................... 1 1.2设计任务 ......................................................................................... 1 2 系统总体方案设计 ................................................................................ 2 3 VHDL模块电路设计 ............................................................................. 3 3.1模块实现 ..........................................................

目 录

摘 要 ............................................................................................................................................................ 2 Abstract ......................................................................................................................................................... 3 第一章 绪论 .................................................................................................................................................. 4

1.1 数字时钟设计的背景 .........................

实验五 数字频率计设计

一、实验目的

1、掌握简单的时序控制电路设计方法；

2、进一步掌握复杂数字电路设计中的层次设计方法； 3、掌握数字频率计的原理与设计方法；

二、硬件、软件要求

计算机、EDA实验箱、MAX+plus II软件，下载电缆

三、实验内容及实验原理 1、数字频率计原理：

1）系统组成框图如图1.5.1所示：

8位七段数码管模块 clkenclken a~g clr clr 测频时八位十数据 动态扫描 序控制 寄存器 显示电路 进制计sel2 数器 sel1 lock sel0 lock clk clk

800Hz时钟输入 分频器

8Hz时钟输入 fx被测信号输入

图1.5.1 频率计组成框图

其中，8位七段数码管模块为实验箱上电路模块，电路中有3-8译码器，故位选信号为3位二进制顺序编码；动态扫描显示电路可利用实验三的设计文件；数据寄存器是由32个D触发器构成，每四个为一组，每组保存一个BCD码，其时钟信号由测频时序控制模块提供，在本实验中需自行设计；八位十进制计数器模块可利用实验四的设计文件；测频时序控制模块在本实验中需要自行设计；分频器是将输入的800Hz显

内容讲解详细,做过修改代码及验证!

武汉理工大学本科学生毕业设计

（论文）开题报告

内容讲解详细,做过修改代码及验证!

[3] 顾卫刚. 串行外围接口. 陕西：西安交通大学，2004. [4] 徐洋等.基于 Verilog HDL 的 FPGA 设计与工程应用.人民邮电出版社.2009[5] K.Babulu, K.Soundara Rajan. FPGA IMPLEMENT ATION OF SPI TRANSCEIVER MACROCELL INTERFACE WITH SPI SPECIFICATIONS. JNTU Colleage off Engineering,2008.

2、基本内容和技术方案 、2.1、研究的基本内容 、 (1)熟悉通信及通信接口相关方面的知识，学习并掌握 SPI 通信接口的结构， 协议及原理。 (2) 熟悉 VERILOG 语言及其开发环境 ISE, 使用该语言进行数字电路 (FPGA) 设计，慢慢深入 VERILOG 语言。 (3)设计流程图，状态图，并一步步用 Verilog 语

言实现仿真验证 I 接口串口通 信。 (4)采用实验板或自行设计电路进行调试，并采用相关仪器验证。 (5)系统整体调试、优化，或就某一部分

学院名称论文提交日期

本科毕业设计

基于单片机的多功能数字时钟

负西弱 201030580405

指导教师 XXX 讲师

工程学院 专业名称 电子信息工程 2014年4月30日

论文答辩日期 2014年5月10日

摘 要

随着数字集成电路的发展和石英晶体与振荡器的广泛应用，数字时钟的精度远远超过了老式钟表，而且能够方便地扩展钟表原先的报时功能，满足人们日常应用的各种需求，数字时钟不管在性能还是功能上都远远超过了传统的钟表。

本设计中的多功能数字时钟采用基于ARM Cortex-M3核心的32 位微控制器STM32F103RCT6作为控制系统的核心，采用内置晶振、具有标准I2C接口的实时时钟芯片SD2403API计算当前的秒、分、时、日、月、年，可保证时钟精度为+5ppm（在25℃±1℃下），通过编程配合芯片内置的数字化时间精度调整电路还可以进一步提高时钟精度，通过2.2寸TFT液晶屏的友好人机界面将结果直观地呈现给用户。为具有更高的实用价值，利用数字温湿度传感器DHT11获取温湿度，增加了温湿度显示功能；移植Fatfs文件系统读取SD卡的文件，增加了数码相框功能；通过阳历转阴历算法，实现了阴历显示；此外，还增

基于DS1302数字时钟电路的设计

1 引 言

从古代的滴漏更鼓到近代的机械钟，从电子表到目前的数字时钟，为了准确的测量和记录时间，人们一直在努力改进着计时工具。钟表的数字化，大力推动了计时的精确性和可靠性。在单片机构成的装置中，实时时钟是必不可少的部件。目前常用的实时时钟，很多采用单片机的中断服务来实现，这种方式一方面需要采用计数器，占用硬件资源，另一方面需要设置中断、查询等，同样耗费单片机的资源，而且某些测控系统可能不允许；有的则使用并行接口的时钟芯片，如MC146818、DS12887等，它们虽然能满足单片机系统对实时时钟的要求，但是这些芯片与单片机接口复杂，占用地址、数据总线多，芯片体积大，占用空间多，给其它设计带来诸多不便。本设计选取串行接口时钟芯片DS1302与单片机同步通信构成数字时钟电路。其简单的三线接口能为单片机节省大量资源，DS1302的后背电源及对后背电源进行涓细电流充电的能力保证电路断电后仍能保存时间和数据信息等。这些优点解决了目前常用的实时时钟所无法解决的问题。该时钟电路强大的功能和优越的性能，在很多领域的应用中，尤其是某些自动化控制、长时间无人看守的测控系统等对时钟精确性和可靠性有较高要求的场合，具有很高的使

基于FPGA的数字时钟的设计

课 题： 基于FPGA的数字时钟的设计

学 院： 电气信息工程学院

专 业 ： 测量控制与仪器

班 级 ： 08测控（2）班

姓 名 ： 潘 志 东

学 号 ： 08314239

合作者姓名： 颜志林

2010 年 12 月 12 日

数 字 电 路 课 程 设 计

综述

近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。

本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自

东 莞 理 工 学 院

本 科 毕 业 设 计

毕业设计题目：基于FPGA综合性计时系统设计 学生姓名：廖武祥 学 号：20104130111 系 别：电子工程学院 专业班级：电子信息工程1班 指导教师姓名及职称：胡胜 副教授 起止时间：2014年3月—— 2014年6月

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摘 要

本设计利用FPGA（Field－Programmable Gate Array）实现数字时钟的计时系统，计时包括（年、月、日、时、分、秒、星期），用数码管显示，具有校对和自动计时功能。

本次设计主要是用VHDL语言进行编程，利用Quartus II 9.0sp2 Web Edition进行编程仿真，仿真芯片用的是alter的cyclone II系列EP2C5Q208C8N。之所以选用quartus II作为整个设计的环境，是因为其中可以用图形输入的编程方式，相对于语言输入更加简明，方便检查出现的问题。 关键词 FPGA 计时系统 数码管 VHDL Quartus II 图形输入

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Abstract

This design using FPGA (field programmable Ga