用vhdl设计138译码器实验报告

3-8译码器的VHDL设计 1.实体框图

2.程序设计

正确的程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECODER38A IS

PORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY DECODER38A;

ARCHITECTURE ONE OF DECODER38A IS SIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN

S<=A2&A1&A0&S1&S2&S3; WITH S SELECT

Y<=\ \ \ \ \ \ \

\ \END ARCHITECTURE ONE; 3.仿真波形图

4.仿真波形分析

当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1 A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。可见该程序设计的是3-8译码器

三、共阳极数码管七段显示译码器的VHDL设计 1.实体框图

2.程序设计

实验二 74HC138译码器实验

一、实验目的与要求

1、掌握74HC138译码器的工作原理，熟悉74HC138译码器的具体运用连接方法，了解74HC138是如何译码的。

2、认真预习本节实验内容，尝试自行编写程序，填写实验报告

二、实验设备

STAR系列实验仪一套、PC机一台

12三、实验原理图 DS20R68470VCCJP2812510VCCY0Y1Y2Y3Y4Y5Y6Y71651015141312111097R111R11212345678DS35DS36DS37DS38DS39DS40DS41DS42VCCK6 (8255)PC0K7 (8255)PC1A(8255)PC2C(C1)VCCG1(C1)GNDG2A(C1)GNDG2B8AB123645U21ABCG1G2AG2BK8 510R113510R114510R115510R116510R117510R118GNDSN74LS138N 四、实验内容 1、硬件测试 （1）连线说明： C3区：A、B、C —— G6区：K6、K7、K8 C3区：G1、G2A、G2B —— C1区：VCC、GND、GND C

基于EDA的3-8译码器的VHDL设计(使用软件Quartus2),有仿真波形

3-8译码器的VHDL设计

1.实体框图

2.程序设计

正确的程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DECODER38A IS

PORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;

Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

END ENTITY DECODER38A;

ARCHITECTURE ONE OF DECODER38A IS

SIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);

BEGIN

S<=A2&A1&A0&S1&S2&S3;

WITH S SELECT

Y<="11111110" WHEN "000100",

"11111101" WHEN "001100",

"11111011" WHEN "010100",

"11110111" WHEN "011100",

基于VHDL的编码器和译码器的设计

摘 要： VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，意思是超高速集成电路硬件描述语言。以MAX+plusII软件工具为开发环境，以可编程逻辑器件为实验载体，实现源代码编程和仿真功能。本设计提出了一种基于VHDL语言的编码器和译码器的实现方法。编码器与译码器是计算机电路中基本的器件，本课程设计采用VHDL设计编码和译码器。编码器由8线-3线优先编码器作为实例代表，译码器则包含3线-8线译码器和2线-4线译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿真和分析等。设计的系统结构简单，使用方便，具有一定的应用价值。

关键词： VHDL；MAX+plusII；编码器；译码器

Encoder and decoder design based on VHDL

Abstract: VHDL is the Very High Speed Integrated Circuit Hardware Description Language acronym, meaning

实验三：3-8译码器的设计

一、实验目的

1、学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握3-8译码器的工作和设计原理。 5、初步掌握该实验的软件仿真过程。 二、实验仪器

PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。 三、实验步骤

1、创建工程，在File菜单中选择New Project Wizard，弹出对话框

如下图所示

在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：

选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码：

library ieee;

use ieee.std_logic_1164.all;

entity variable_decoder is port(A:in STD_LOGIC; B:in STD_LOG

问题解析与解题方法

问题分析：

设计一个哈夫曼编码、译码系统。对一个ASCII编码的文本文件中的字符进行哈夫曼编码，生成编码文件；反过来，可将编码文件译码还原为一个文本文件。 （1） 从文件中读入任意一篇英文短文（文件为ASCII编码，扩展名为txt）；

（2） 统计并输出不同字符在文章中出现的频率（空格、换行、标点等也按字符处理）； （3） 根据字符频率构造哈夫曼树，并给出每个字符的哈夫曼编码；

（4） 将文本文件利用哈夫曼树进行编码，存储成压缩文件（编码文件后缀名.huf） （5） 用哈夫曼编码来存储文件，并和输入文本文件大小进行比较，计算文件压缩率； （6） 进行译码，将huf文件译码为ASCII编码的txt文件，与原txt文件进行比较。

根据上述过程可以知道该编码译码器的关键在于字符统计和哈夫曼树的创建以及解码。

哈夫曼树的理论创建过程如下： 一、构成初始集合

对给定的n个权值{W1,W2,W3,...,Wi,...,Wn}构成n棵二叉树的初始集合

F={T1,T2,T3,...,Ti,...,Tn}，其中每棵二叉树Ti中只有一个权值为Wi的根结点，它的左右子树均为空。 二、选取左右子树

在F中选取两棵根结点权值

实验四 PCM编译码器

一、实验原理

抽样定理在通信系统、信息传输理论方面占有十分重要的地位。抽样过程是模拟信号数字化的第一步，抽样性能的优劣关系到通信设备整个系统的性能指标。

利用抽样脉冲把一个连续信号变为离散时间样值的过程称为抽样，抽样后的信号称为脉冲调幅（PAM）信号。

抽样定理指出，一个频带受限信号m(t)，如果它的最高频率为fh，则可以唯一地由频率等于或大于2fh的样值序列所决定。在满足抽样定理的条件下，抽样信号保留了原信号的全部信息。并且，从抽样信号中可以无失真地恢复出原始信号。通常将语音信号通过一个3400 Hz低通滤波器（或通过一个300～3400Hz的带通滤波器），限制语音信号的最高频率为3400Hz，这样可以用频率大于或等于6800 Hz的样值序列来表示。

实际上，设计实现的滤波器特性不可能是理想的，对限制最高频率为3400Hz的语音信号，通常采用8KHz抽样频率。这样可以留出一定的防卫带（1200Hz）。当抽样频率fs低于2倍语音信号的最高频率fh，就会出现频谱混迭现象，产生混迭噪声，影响恢复出的话音质量。

在抽样定理实验中，采用标准的8KHz抽样频率，并用函数信号发生器产生一个频率为fh的信号来代替实际语音信号。通过改

沈阳理工大学

课程设计任务书

学院 学生姓名 设计题目 内容及要求 设计3-8译码器电路，分两部分完成，原理图输入、版图输入及验证。 （1）手动版图，电路面积最优； （2）驱动能力不作要求； （3）输入信号至输出延时1.6ns； （4）首先构建基本门单元，再利用基本门单元构造电路； （5）采用gpdk180通用工艺。 （6）完成全部流程：设计规范文档、原理图输入、功能仿真、基本单元版图、整体版图、后仿真、物理验证。 进度安排： 本设计持续15天，最后一天为答辩时间。 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第6-9天：完成电路设计与网表的仿真，验收原理图电路与仿真结果； 第10-12天：顶层布局与布线，完成整体版图，验收版图结果； 第13-14天：物理验证、后仿真，修改设计，验收物理验收结果和时序仿真结果； 第15天：整理设计资料，验收合格后进行答辩。 指导教师（签字）： 主管院长（签字）： 年月日

信息科学与工学院 Xxx 专业 学号 3-8译码器的设计 电子科学与技术 xxxxxxx 年月日

数据选择器、译码器、全加器实验

一、实验目的

1、熟悉数据选择器的功能。

2、熟悉译码器的工作原理和使用方法。

3、设计应用译码器，进一步加深对它的理解。 4、学习用中规模集成电路的设计方法。 二、实验所用仪器和芯片 1、双4选1数据选择器 2、双2线-4线译码器

74LS153 1片 74LS139 2片

3、四两输入与非门 74LS00 1片 3、TEC-5(TDS-2)实验系统 1台 三、实验内容

1、用Quartus II设计一个4选1的数据选择器

4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况； 2、用2线-4线译码器设计一个3线-8线译码器，框图如下：

D0A2A1A0GBAGBAY0Y1Y2Y3BAGY0Y1Y2Y3Y0Y1Y2Y3

3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。

附74LS153和74LS139管脚图

输入

实验二 译码器74LS138功能验证实验

实验目的：

验证译码器74LS138功能；掌握74LS138作为数据分配器时的应用。 实验器材：

数字逻辑实验箱一个；数字万用表一个；5V电源一个；导线若干；

（1）验证74LS138的功能：

74LS138为3-8译码器，实验原理图如下图所示：

LED

实验过程：分别在74LS138的A2、A1、A0、E3、/E2和/E1加上高、低不同的电平，用万用表测量出输出Y7-Y0电平，记录下来，验证逻辑关系是否正确

测量结果：

实验结论：当E3输入非高电平时，无论其他输入如何，电路输出都为高电

平，即译码器不处于工作状态；只有当E3输入为高电平，/E2和/E1同时为低电平时，译码器才处于工作状态，输出的低电平有效。

（2）验证74LS138作为数据分配器时的功能（设信号从/E1输入，从/Y5输出）。 电路原理如下：

实验过程如下：先将K1闭合，测量/E1引脚的电平关态和/Y5引脚的电平状态；再将先将K1断开，测量/E1引脚的电平关态和/Y5引脚的电平状态，没量结果如下：

结论： /E1引脚电平关态与/Y5引脚电平状态永远相同，说明接在/E1的信号被分配到/Y5输出。

+5V

LED