计数器实验报告心得体会

电子与信息工程学院电子技术基础

EDA实验报告

实验名称: EDA实验报告 实验类型：设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名：施婷婷

实验时间: 2017.10.23 指导老师：聂文亮成绩：

一、实验目的

1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言，了解VHDL语言的细节问题。 3、掌握异步计数器的原理

二、实验原理

a、系统原理框图

b、VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS

PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT

数字电路与逻辑设计实验报告

模323计数器设计实验报告

一、 实验内容

在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。

二、 实验步骤与过程分析 1、

建立工程。

打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析：

选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、 添加VHDL文件。

在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。

这里通过老师给出的代码进行修改且理解： cnt10.vhd如下：

1

数字电路与逻辑设计实验报告

分析：

和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时

二位计数器实验报告

王林 2013141444014

一、实验目的：

1.设计一个二位的计数器；

2.熟悉QuartusII软件的功能及环境。

二、详细设计： 设计步骤如下：

1.设计一个任意进制二位的计数器，包含有时钟信号clk，实现计数功能；在本实验设计了一种二位二十四进制的计数器，当个位计数到9时，十位加一，当十位达到2，个位达到3时，将执行清零，从而达到二十四进制计数的功能。

2.编译、查找错误并仿真，并下载到板子上验证结果。

三、源程序代码：

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity qua1 is --定义实体，它说明输入/输出端口 port(clk:in std_logic; --计数时钟

q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1;

architecture a of qua1 is --定义结构体，它说明具体的功能 signa

实验四：十进制计数器实验报告

实验日期：2014.4.15

学生姓名：陆小辉（学号：1228402025）

指导老师：黄秋萍

计数器是数字系统中使用最多的时序逻辑电路，其应用非常广泛。计数器不仅能应用于对时钟脉冲计数，而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。 一、设计要求：

设计十进制计数器，完成相应功能。可预置数、可加/减。

三、测试代码如下： 二、设计代码如下：

module PNcounter(clk,clean,ldn,enp,ent,i,q,rco); module test_PNcounter; reg clk,ldn,clean,enp,ent; input clk,ldn,clean,enp,ent;

reg[3:0] i; input[3:0] i;

wire [3:0]q; output [3:0]q;

wire rco; output rco;

PNcounter p1(clk,clean,ldn,enp,ent,i,q,rco); reg rco;

initial reg [3:0] q;

begin always@(posedge clk or negedge clean)

clk=1'b

上 海 理 工 大 学

计 算 机 工 程 学 院

实 验 报 告

实验名称 步长可变的加减计数

器

课程名称 ISP在线编程技术

姓名 彭金梅

学号 05010105

日期 2007-12-27

地点 计算机学院机房

成绩

教师 佟国香

一 实验目的：

1 掌握加减计数器以及特殊功能计数器的设计原理。 2．用VHDL语言设计多功能计数器。

二 实验原理：

计数分同步计数器和异步计数器。 1 加减工作原理

加减计数也称可逆计数器，就是根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1计数操作或者减1计数操作。 2 变步长工作原理

如步长为3的加法计数器，计数状态变化为0 。3。6 。9。12……，步长值由输入端控制。在加法计数时，当计数值达到或超过99时，在计数器下一个时钟脉冲过后，计数器也。

三 实验内容：

1 设计的计数步长可在0～79之间变化

2．通过仿真或观察波形图验证设计的正确性。 3 编译下载验证结果。

四 设计提示

1． 注意IF语句的嵌套。 2． 注意加减计数的变化，计数值由9变0（加法）及由0变9（减法）各位的变化。

由于计数器为十进制计数器，还应

GIS导论实验报告（实验总结）

年级：2013级

实验一

实验一，我感觉还不能很熟练的应用Mapinfo的功能以及菜单栏、工具栏中各个图标的功能,所以当我开始做实验一时碰到的问题还是不少的，首先是对Mapinfo软件的相关操作功能不太了解，比如加载数据的图标，如何使打开的图变大缩小，如何浏览做完后的实验成果图，以及在实验过程中，哪些步骤是不能省略掉的，比如使用控制图层在缩放范围内显示的这个小实验，就要注意打开几个图层的界面看起来非常复杂，通过图层控制来操作，可以使图层在缩放范围内显示，这就需要在图层控制的对话框中哪些框框该打钩，哪些不该打钩，这样所显示的效果就会不一样。只有熟练掌握了Mapinfo的基本操作，以及步骤间的衔接才能完成实验。最后还是自己耐心的看书和实践中去找答案和解决问题。在这个实验中我学会了如何Mapinfo软件的基本操作和怎么样制作地图图层以及如何使用模板创建专题地图。在制作这个实验的过程中体会了很多，也感觉在做专题地图和地图制作时的整个过程充满着趣味性，使我对地图的相关制作有了一定的了解。

实验二

实验二，因为已经对MapInfo软件操作功能有了一个初步的了解了，所以当在开始着手制作实验二是实验相关操作步骤时，在

GIS导论实验报告（实验总结）

年级：2013级

实验一

实验一，我感觉还不能很熟练的应用Mapinfo的功能以及菜单栏、工具栏中各个图标的功能,所以当我开始做实验一时碰到的问题还是不少的，首先是对Mapinfo软件的相关操作功能不太了解，比如加载数据的图标，如何使打开的图变大缩小，如何浏览做完后的实验成果图，以及在实验过程中，哪些步骤是不能省略掉的，比如使用控制图层在缩放范围内显示的这个小实验，就要注意打开几个图层的界面看起来非常复杂，通过图层控制来操作，可以使图层在缩放范围内显示，这就需要在图层控制的对话框中哪些框框该打钩，哪些不该打钩，这样所显示的效果就会不一样。只有熟练掌握了Mapinfo的基本操作，以及步骤间的衔接才能完成实验。最后还是自己耐心的看书和实践中去找答案和解决问题。在这个实验中我学会了如何Mapinfo软件的基本操作和怎么样制作地图图层以及如何使用模板创建专题地图。在制作这个实验的过程中体会了很多，也感觉在做专题地图和地图制作时的整个过程充满着趣味性，使我对地图的相关制作有了一定的了解。

实验二

实验二，因为已经对MapInfo软件操作功能有了一个初步的了解了，所以当在开始着手制作实验二是实验相关操作步骤时，在

暨南大学本科实验报告专用纸

课程名称EDA实验成绩评定

实验项目名称计数器电路设计指导教师郭江陵

实验项目编号03 实验项目类型验证实验地点B305

学院电气信息学院系专业物联网工程

组号：A6

一、实验前准备

本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。

二、实验目的

1、了解各种进制计数器设计方法

2、了解同步计数器、异步计数器的设计方法

3、通过任意编码计数器体会语言编程设计电路的便利

三、实验原理

时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8

实验六 计数器与序列检测器的仿真

一、实验内容

1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析； 2．用VHDL语言设计一个?1101001?位串的序列检测器，并仿真与分析。 二、实验要求

1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。

2．预习报告内容有:

用VHDL语言编写余3码计数器程序；

用VHDL语言编写?1101001?序列检测器程序。

3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。

4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。

三、电路功能介绍

1、计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

计数器的模是指在循环中的状态个数。

一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。

最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n

1

种状态，这些状态的循环顺序是0, 1, 2, ...,

实验六 计数器与序列检测器的仿真

一、实验内容

1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析； 2．用VHDL语言设计一个?1101001?位串的序列检测器，并仿真与分析。 二、实验要求

1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。

2．预习报告内容有:

用VHDL语言编写余3码计数器程序；

用VHDL语言编写?1101001?序列检测器程序。

3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。

4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。

三、电路功能介绍

1、计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

计数器的模是指在循环中的状态个数。

一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。

最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n

1

种状态，这些状态的循环顺序是0, 1, 2, ...,