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Cadence --- P-cell 技巧

IC设计小镇：http://www.ictown.com

當我們在對一電路畫Layout時，若電路很大，便需要畫很多的MOS，工作將變的繁瑣，但只要利用P-cell的功能，建立常用的cell，便可省下許多繁瑣工作，這便是P-cell的好處所在。當我們電路很大時，需要畫很多不同size的MOS，以下便教導各位建立一個MOS的P-cell，當我們需要一個MOS時，只要呼叫出這cell，填入所需資料(W, L, gate number)，便立即得到想要的MOS。

1. 先繪出一個標準的nMOS(使用0.35?m製程，盡量接近座標原點，size為最小)，如圖一。

PS.” /chip3/virtuoso/add035 /”目錄內有已建好的nMOS，可以直接套用。

步驟一：鍵入”cp –r /chip3/virtuoso/add035 ~/.”將檔案COPY到userhome內。 步驟二：鍵入”~/add035/icfb &”，已開啟cadence。

步驟三：開啟pcell (library)下nmos(pcell)的layout(view)，如圖一。

0.35 1.35 0.9 圖一

2. 點

Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;

原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design选项卡下的Delete;

栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；

Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；

在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Prefere

Cadence HDL学习

Cadence HDL学习

1 原理图设计步骤： 1.1 建立项目：

Create Design Project，输入Project 名称，输入Design 名称

1.2 映射原理图库：

通过修改Setup中的cds.lib，如果增加某个库，可按照下列例子进行：define classlib ../classlib。如果成功，可在备选的库中看到classlib。 注意，一定要小写字母，大写字母带来不确定的问题。

1.3 映射PCB库

在Project Setup-Tools，选中PCB Editor setup-Design_paths的 padpath跟psmpath要选择库文件在的路径。

1.4 其它设置

在Project Setup-Tools-Design Entry HDL 设置General schematic settings，具体设计看conHDLFTB_15.7.pdf page45。

设置chematic Grid Settings

设置Custom Vrariables，之后就可保存并打开DE HDL了。

1.5 设置原理图环境

View-Toolbars，选中常用的几个，add，adit

Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;

原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design选项卡下的Delete;

栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；

Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；

在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Prefere

开始仿真板的准备工作模型的转换和加载提取网络拓扑结构前仿真（布局和布线前的仿真，目的为布局和布线作准备，主要在SQ signal explorer expert中进行）布局布线后仿真多板仿真结束

第一章 进行SI仿真的PCB板图的准备

仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ● 原理图设计； ● PCB封装设计；

● PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；

● 输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）；

● 器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；

● PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；

2、器件模型的准备

● 收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） ●

cadence_FlowPlan操作

无以伦比 于2014-08-06

1、 选择工作模式

第一种方式：

第二种方式：右击左键2、 设置FlowPlanning参数

第一步：

第二步：设置参数，如下图

3、 建立Bundle 第一步：

也可以用这种方式建立多个Bundle

建立后显示：

可以调整显示的颜色： 第一步：

第二步：选择你想显示的颜色

设置颜色后显示：

4、 编辑Bundle A、 改变Bundle层 右键

选择对应的层然后ok或Apply

设置后：

B、 其他操作

cadence_FlowPlan操作

无以伦比 于2014-08-06

1、 选择工作模式

第一种方式：

第二种方式：右击左键2、 设置FlowPlanning参数

第一步：

第二步：设置参数，如下图

3、 建立Bundle 第一步：

也可以用这种方式建立多个Bundle

建立后显示：

可以调整显示的颜色： 第一步：

第二步：选择你想显示的颜色

设置颜色后显示：

4、 编辑Bundle A、 改变Bundle层 右键

选择对应的层然后ok或Apply

设置后：

B、 其他操作

常用电路分析的算法

状态变量法、节电电压法、列表（2b）法、混合法（状态变量+节电电压）和回路电流法。 回流电流法要求方程独立，需要选树，变成复杂，所以一般不用； 状态变量法方程数少，但消除中间变量麻烦，逐渐被表格法替代；

表格法方程数量多，阶数高，矩阵松散，但是建立方便且可采用稀疏矩阵技术压缩存储（经改进后，增加节电压、电荷、磁通等变量，即为MTA）；需要复杂的排序和解法，以缩减矩阵体积；

节电法方程必定独立，且可采用稀疏矩阵压缩存储，并增加了部分支路电流作为变量（MNA，Modified Node Analysis）。

各种分析方法的目的/意义

? 直流分析：通过对电源（直流或者交流）、全局变量、模型参数或环境温度进行扫描，获得电路的某些参数

与扫描参量之间的关系。扫描过程中会针对每个扫描的值计算静态工作点。这种分析方法对计算放大器的传输特性曲线和逻辑电路的高低电平门限非常有用。直流分析在扫描电源时，需要在输入端加直流激励源，如VDC，IDC等；

? 交流分析：又称频率扫描，使用电路的小信号线性模型，通过改变激励源的频率，分析电路的频域响应，

获得电路的幅频响应以及转移导纳等特性。如果将激励源的幅度设置为1V，那么对应的输出或者其他参数就是等

Cadence What’s New in Allegro PCB Editor 16.5(Allegro16.5新增功能)

发布时间: 2011-08-15

Cadence Allegro PCB Editor 16.5新增了Embedded Component Design，允许器件嵌入到板层内部设计，同时在软件界面、PDF输出、尺寸标注、3D视图、差分布线、HDI、DFM、ECAD-MCAD、RF PCB等功能上做了提升，使软件功能更加完善，更好地辅助设计人员进行PCB的设计。

EmbeddedComponent Design

随着市场对电路板包装要求的不断增加，有必要考虑将无源甚至有源器件内嵌到PCB板中，以达到电路板体积小、重量轻的目的。比如移动电子产品、数码产品的设计中就会用到这种器件内嵌技术。Cadence Release16.5提供了强大的器件内嵌解决方法，用户可以更方便的应用Allegro PCB Editor完成一些高端电路板的设计。

■ Licensing

■ Front to Back Flow Support

■ Setup

■ Key Terminology

■ Design Rule Checks

■ Comp

Cadence FSP设计流程

孙海峰

随着集成化程度的提高，印制板设计中FPGA及其引脚数量越来越多，设计难度越来越大，Cadence FPGA System Planner设计平台正是为了应对如此愈发复杂的设计挑战。它从创建初始引脚配置着手，紧密结合原理图及PCB设计工具，确保复杂PCB布线顺畅。Cadence FSP系统设计平台提供了一套完整的、可扩展的FPGA-PCB协同式设计解决方案，用于板级FPGA设计，能够自动对引脚配置进行“芯片-规则-算法”的综合优化。

Allegro FPGA System Planner集成了Design Entry CIS和Allegro PCB Editor模块，可以直接读取和创建Capture原理图和符号文件，也可以直接在创建PCB布局。Allegro FSP可以实现与Allegro布局的双向交互优化。

Allegro FSP 具体如何来实现FPGA-PCB的系统协同设计，可以从下面的流程阐述中了解到。

首先，从下面的图中可以看到FSP进行系统级设计开发的流程：

可以看出Allegro FSP设计流程完全与HDL、CIS两种Cadence原理图