vhdl高级数字设计

数字秒表设计

北 华 航 天 工 业 学 院

《EDA技术综合设计》

课程设计报告

报告题目： 数字秒表设计 作者所在系部： 电子工程系 作者所在专业： 电子信息工程 作者所在班级： 作 者 姓 名 ： 指导教师姓名：完 成 时 间 ： 2010年12月12日

数字秒表设计

内 容 摘 要

应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。

秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、12500的分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。

秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出

数字秒表设计

北 华 航 天 工 业 学 院

《EDA技术综合设计》

课程设计报告

报告题目： 数字秒表设计 作者所在系部： 电子工程系 作者所在专业： 电子信息工程 作者所在班级： 作 者 姓 名 ： 指导教师姓名：完 成 时 间 ： 2010年12月12日

数字秒表设计

内 容 摘 要

应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。

秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、12500的分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。

秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出

1、RAM LIBRARY IEEE;

USE ieee.std_logic_1164.ALL; ENTITY ram_v IS PORT(

RW, CLK : IN STD_LOGIC; IO : OUT STD_LOGIC); END ram_v;

ARCHITECTURE cpld OF ram_v IS COMPONENT DFF

PORT(d,clk : IN STD_LOGIC;

q : OUT STD_LOGIC); END COMPONENT; COMPONENT TRI_V

PORT(datain,outen : IN STD_LOGIC; dataout : OUT STD_LOGIC); END COMPONENT; Signal tmp0: STD_LOGIC BEGIN

Rer1:DFF

PORT MAP (d=>IO,clk=>CLK,q=>tmp0); Rer2:TRI_V

PORT MAP (datain=>tmp0,outen=>RW,dataout=>IO

《EDA原理及应用》课件 PPT(何宾教授)

何宾 0208.9

0E- mia:l heibnm@ila.ubctedu..cn

《EDA原理及应用》课件 PPT(何宾教授)

第

5

第五章章VHD高级L计设技术-主内要容本章首介先基绍X于iilnx片的H芯D高L设计技术。 级在高设级计技中术要对提主高DH性L能的些一计设 方法行了进比详较的介细，其中包绍逻辑括制和复复 用术、技并行和水流术技系、统同和步步异单、元逻辑 构结设计方法和的模块划的原分。则本 也章I对核P技进行了术比详细的较明和介绍说， 中其括包PI核分、IP核类优化IP核生、和I成P应技术用 这。分部虽然本在书的篇中不是幅多很但是，内容非 常要，读者在学习重部分该容时内要细仔的领会。

《EDA原理及应用》课件 PPT(何宾教授)

●VHL高级设计技D-术VHDL代风格码第五章

●V DH代码L格是指两风个方的内面: 容一面是方VHLD言语述描范规即在使用V,DH语L描言述 辑行为时逻必须守V遵HD语言的L法词句和法规，范 描该述格风不赖于E依DA件工具和可软编程辑逻件器PLD 类型，仅是仅VHD从L语出发言的代码格； 风另一方面则VHD是语L对于一言特逻辑定单元描述，的即 VHDL语言用的哪

摘 要

摘 要

随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟播放音乐功能具有一定的实际应用性。

关键词： 闹钟 FPGA VHDL

I

II

目 录

目 录

摘 要 ............................................................................................................................. I 目 录 ................................................

目 录

1 概述 ...................................................................... 错误！未定义书签。 1.1数字时钟的工作原理 ..................................................................... 1 1.2设计任务 ......................................................................................... 1 2 系统总体方案设计 ................................................................................ 2 3 VHDL模块电路设计 ............................................................................. 3 3.1模块实现 ..........................................................

配套清华大学出版社

VHDL与数字电路设计

一、概述二、VHDL语言

三、用VHDL设计逻辑电路

数字电子技术的基本知识回顾

¾组合逻辑电路

编码器、译码器、数据选择器、加法器、数值比较器等

¾时序逻辑电路

¾同步时序逻辑电路¾异步时序逻辑电路

寄存器、移位寄存器、计数器、序列信号发生器

¾EDA设计方法

EDA（Electronics Design Automation）即电子设计自动化技术，是利用计算机工作平台，从事电子系统和电路设计的一项技术。

EDA技术为电子系统设计带来了这样的变化：（1）设计效率提高，设计周期缩短；（2）设计质量提高；（3）设计成本降低；

（4）能更充分地发挥设计人员的创造性；（5）设计成果的重用性大大提高，省去了不必要的重复劳动。

一、概述

¾传统数字电路设计方法¾EDA设计方法¾PLD器件设计流程

¾文本设计输入—VHDL程序设计

¾传统设计方法

传统的设计方法是基于中小规模集成电路器件进行设计（如74系列及其改进系列、CC4000系列、74HC系列等都属于通用型数字集成电路），而且是采用自底向上进行设计：（1）首先确定可用的元器件；

（2）根据这些

基于VHDL的数字密码器的设计

【摘 要】 本论文介绍了一种利用 EDA技术 和VHDL 语言，通过自顶向下的设计方法对数字

密码器进行设计，并在FPGA芯片EPF10K10LC84-4上实现。用FPGA 器件构造系统, 所有算法完全由硬件电路来实现, 使得系统的工作可靠性大为提高。由于FPGA 具有ISP （在系统可编程）功能, 当设计需要更改时, 只需更改FPGA 中的控制和接口电路, 利用EDA 工具将更新后的设计下载到FPGA 中即可, 无需更改外部电路的设计, 大大提高了设计的效率。因此, 采用FPGA 开发的数字系统, 不仅具有很高的工作可靠性, 其升级与改进也极其方便。本文设计的密码器采用6位密码, 比一般的四位密码锁具有更高的安全可靠性, 应用前景十分良好。

摘要 ······················································································································································································1 1

基于VHDL的数字密码器的设计

【摘 要】 本论文介绍了一种利用 EDA技术 和VHDL 语言，通过自顶向下的设计方法对数字

密码器进行设计，并在FPGA芯片EPF10K10LC84-4上实现。用FPGA 器件构造系统, 所有算法完全由硬件电路来实现, 使得系统的工作可靠性大为提高。由于FPGA 具有ISP （在系统可编程）功能, 当设计需要更改时, 只需更改FPGA 中的控制和接口电路, 利用EDA 工具将更新后的设计下载到FPGA 中即可, 无需更改外部电路的设计, 大大提高了设计的效率。因此, 采用FPGA 开发的数字系统, 不仅具有很高的工作可靠性, 其升级与改进也极其方便。本文设计的密码器采用6位密码, 比一般的四位密码锁具有更高的安全可靠性, 应用前景十分良好。

摘要 ······················································································································································································1 1

《EDA技术与实际教程》课程研究论文

VHDL语言的高级使用技巧

论文作者姓名： 王帅

作 者 学 号： 2009237050

所 在 学 院： 物理学院

所 学 专 业： 通信工程

教 师 姓 名： 梁勇 论文完成时间：2012年06月10 日

目 录

摘 要： ............................................................................................ 3 一 绪论……………………………………………………………..3 1.1 研究IP核的意义................................................................. 3 1.2 IP核的国内现状............................................................... 3 二 VHDL语言概述………………………………………….……..4 2.1 VH