使用74LS74芯片设计一个二位二进制加法计数器

使用74LS74芯片，14号管脚接在_____________孔。 74LS74芯片的异步置位端

和异步复位端

接高电平时可

以悬空吗？

A：可以

对于74LS192，当选用加法计数时，时钟脉冲应接到哪个引脚对于74LS161，当计数功能选 预考核题目 试题1、

驱动74LS161的时钟动作沿是____________

A：时钟上升沿 B：时钟下降沿

C：上升和下降沿都有效 D：上升沿和下降沿随机

试题2、

试题3、

A：1） B：2） C：3）

对于74LS192，当选用减法计数时，时钟脉冲应接到哪个引脚？

试题4、

对于74LS192，当选用加法计数时，时钟脉冲应接到哪个引脚？

A：能 B：不能

A：1） B：2） C：3）

D：4）

试题5、对于74LS192，第14引脚CR接什么电平时，计数器清零？

A：低电平 B：高电平 C：任意电平

择控制端为___________，计数器处于计数状态？ 预考核题目 试题1、

A：时钟上升沿 B：时钟下降沿 C：上升和下降沿都有效

D：上升沿和下降沿随机

你的答案：C 错 试题2、

使用74LS74芯片，14号管脚接在_____________孔。 74LS74芯片的异步置位端

和异步复位端

接高电平时可

以悬空吗？

A：可以

对于74LS192，当选用加法计数时，时钟脉冲应接到哪个引脚对于74LS161，当计数功能选 预考核题目 试题1、

驱动74LS161的时钟动作沿是____________

A：时钟上升沿 B：时钟下降沿

C：上升和下降沿都有效 D：上升沿和下降沿随机

试题2、

试题3、

A：1） B：2） C：3）

对于74LS192，当选用减法计数时，时钟脉冲应接到哪个引脚？

试题4、

对于74LS192，当选用加法计数时，时钟脉冲应接到哪个引脚？

A：能 B：不能

A：1） B：2） C：3）

D：4）

试题5、对于74LS192，第14引脚CR接什么电平时，计数器清零？

A：低电平 B：高电平 C：任意电平

择控制端为___________，计数器处于计数状态？ 预考核题目 试题1、

A：时钟上升沿 B：时钟下降沿 C：上升和下降沿都有效

D：上升沿和下降沿随机

你的答案：C 错 试题2、

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

学生实验报告

实验名称：用74LS161设计同步12进制计数器 学生姓名： 班级： 学号： 指导老师： 同组人： 成绩： 一、实验目的及要求: 1.实验目的： (1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。 (2)学会对实验板上的FPGA/CPLD进行编程下载。 (3)硬件验证自己的设计项目。 2.实验要求： (1)要求所设计的电路有三个输入端： ? en:使能端，高电平有效； ? clear:端，清零端，低电平有效（清零）； clk:脉冲输入端。 (2)五个输出端： ? q3--q0:计数状态端； ? cout:进位输出端，当计到十进制数12时，cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 二、实验原理： 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。 按照计数器

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

《电子设计基础》

课程报告

设计题目： 学生班级： 学生学号： 学生姓名： 指导教师： 时 间：

4/7进制计数器设计

通信0902

20095972

2011. 6．24

西南科技大学

信息工程学院

一. 设计题目及要求

1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。

b、用开关切换两种进制。 c、计数脉冲由外部提供。

二. 题目分析与方案选择

由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。

三. 主要元器件介绍

在本课程设计中，主要用到了74LS192计数器、74

Harbin Institute of Technology

设计说明书（论文）

课程名称：数字电子技术基础 设计题目：同步加法计数器设计 院 系：航天学院自动化 班 级：0804101 设 计 者：龚翔宇 学 号：1080410124 设计时间：2010.11

【问题重述】

试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

【设计思路】

同步加法计数器74LS161为16进制计数器，要设计一个60进制的计数器，用555定时器设计多谐振荡电路，为同步加法计数器74LS161提供时钟输入信号并且用LED数码管显示结果。

要用16进制的161计时器设计60进制的，必须将其改装为10进制的。将2个161联级，低位向高位进位6次，然后置零——即基本设计思路。

【基本元件】

1. 74LS161（两片）

2. 二4输入与非门74LS20（一片） 3. 55

成 绩 评 定 表

学生姓名 专 业 评 语 高亮 班级学号 课程设计题目 1103060128 四位二进制减法计数器 通信工程 组长签字： 成绩 日期 20 年 月 日

课程设计任务书

学 院 学生姓名 课程设计题目 信息科学与工程学院 高亮 专 业 班级学号 通信工程 1103060128 四位二进制减法计数器（缺0011， 0100， 0101， 0110， 1000） 实践教学要求与任务: 1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011， 0100， 0101， 0110， 1000）， 2.在Multisim环境中仿真实现四位二进制减法计数器（

二位计数器实验报告

王林 2013141444014

一、实验目的：

1.设计一个二位的计数器；

2.熟悉QuartusII软件的功能及环境。

二、详细设计： 设计步骤如下：

1.设计一个任意进制二位的计数器，包含有时钟信号clk，实现计数功能；在本实验设计了一种二位二十四进制的计数器，当个位计数到9时，十位加一，当十位达到2，个位达到3时，将执行清零，从而达到二十四进制计数的功能。

2.编译、查找错误并仿真，并下载到板子上验证结果。

三、源程序代码：

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity qua1 is --定义实体，它说明输入/输出端口 port(clk:in std_logic; --计数时钟

q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1;

architecture a of qua1 is --定义结构体，它说明具体的功能 signa

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

洛阳理工学院

十 进 制 4 位 加 法 计 数 器

系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

十进制4位加法计数器设计

设计要求：

设计一个十进制4位加法计数器设计

设计目的：

1. 掌握EDA设计流程 2. 熟练VHDL语法

3. 理解层次化设计的内在含义和实现

设计原理

通过数电知识了解到十进制异步加法器的逻辑电路图如下

Q3

则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计

设计内容

JK

JK触发器的VHDL文本描述实现： --JK触发器描述 libraryieee;

use ieee.std_logic_1164.all; entityjk_ff is

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

port(

j,k,clk: in std_logic; q,qn:outstd_logic ); endjk_ff;

architecture one of jk_ff is signalq_s: std_lo