模电mis加法器实验报告

实验一 加法器

一.

1. 2. 3. 4.

实验目的

掌握QuartusⅡ的原理图输入设计方法

学会使用QuartusⅡ进行编译、仿真、锁定管脚、下载 掌握多位全加器的设计方法 熟悉实验板的部分电路

二. 预备知识

利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识，而且直观，根据数字电路的知识即可完成。

QuartusⅡ提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的兆功能块LPM库。但更为重要的是，QuartusⅡ还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。

三. 实验步骤

设计思路

1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。 设输入信号为A,B，so为半加和，co为进位。

根据数字电路的知识，我们可以列出半加器的真值表，如表1-1所示。

表1

信息科学与工程 通信工程 数字逻辑设计 加法器的设计与仿真实验报告

加法器的设计与仿真

一、实验内容

1、用逻辑图和VHDL语言设计全加器。 2、利用设计的全加器组成串行加法器。 3、用逻辑图和VHDL语言设计并行加法器。

4、应用MaxplusII软件对全加器和串行加法器进行编译、仿真和模拟。

5、在“MaxplusII软件的基本操作”实验的基础上，能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解全加器和串行加法器。

二、实验平台及实验方法

用VHDL语言编写全加器和串行加法器的程序，运用MaxplusII软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。也可以用原理图进行文本设计，波形设计。 逻辑符号图： 真值表： 电路图：

三、实验过程

1．启动MaxplusII软件；

2．新建一个文本编辑文件，输入全加器的VHDL语言； 3．编译。点击file save as,保存文件名为f-adder名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，

信息科学与工程 通信工程 数字逻辑设计 加法器的设计与仿真实验报告

若编译结果出现0 error，0 warnings则说明编译通过。

4．仿真波形。点Ma

电子与信息工程学院电子科学与技术专业 集成电路设计

__________________________________________________________________________________ 实验名称：十六位超前进位加法器

一、实验目的

设计、验证并优化16位超前进位加法器的逻辑功能。

二、实验原理

1、1位全加器原理

全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数：

求和输出信号 = A ⊕ B ⊕ C 进位信号 = AB + AC + BC

实现这两个函数的门级电路如下图。并不是单独实现这两个函数，而是用进位信号来产生求和输出信号。这样可以减少电路的复杂度，因此节省了芯片面积。

上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n位的二进制数作为输入，在输出端产生二进制和。最简单的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟。因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时

用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。

实验报告

课程名称：EDA技术实验 实验名称： 班级： 姓名： 指导老师评定： 签名：

一、实验目的

用VHDL设计一个2选1多路选择器,并设计一个8位硬件加法器。

二、实验仪器

计算机一台，U盘一个，Quartus Ⅱ软件

三、实验步骤

（一）2选1多路选择器的VHDL描述

1. 新建一个文件夹YHY，打开Quartus Ⅱ软件，选择菜单File→New，在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File(如图一)，按OK按钮打开VHDL编辑器窗口。

2. 在VHDL编辑器窗口输入2选1多路选择器的VHDL描述：

ENTITY mux21a IS

PORT(a,b:IN BIT;

s:IN BIT;

y:OUT BIT);

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

y<=a WHEN s='0' ELSE b;

加法器及差分放大器项目实验报告

一、项目内容和要求 （一）、加法器 1、任务目的：

（1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理；

（3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容：

2.1 设计一个反相加法器电路，技术指标如下：

（1）电路指标

运算关系:UO??(5Ui1?2Ui2)。 输入阻抗Ri1?5K?,Ri2?5K?。

（2）设计条件

电源电压Ec=±5V； 负载阻抗RL?5.1K?

（3）测试项目

A：输入信号Ui1??0.5V,Ui2??0.5V，测试4种组合下的输出电压；

B：输入信号Ui1??0.5V,Ui2为正弦波1KHz,0.1V信号，测试两种输入组合情况下的输出电

压波形。

C：输入信号Ui1?0V，改变Ui2的幅度，测量该加法器的动态范围。

D：输入信号Ui1?0V，Ui2为正弦波,1V，改变正弦波的频率，从1kHz逐渐增加，步长为

2k

加法器及差分放大器项目实验报告

一、项目内容和要求 （一）、加法器 1、任务目的：

（1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理；

（3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容：

2.1 设计一个反相加法器电路，技术指标如下：

（1）电路指标

运算关系:UO??(5Ui1?2Ui2)。 输入阻抗Ri1?5K?,Ri2?5K?。

（2）设计条件

电源电压Ec=±5V； 负载阻抗RL?5.1K?

（3）测试项目

A：输入信号Ui1??0.5V,Ui2??0.5V，测试4种组合下的输出电压；

B：输入信号Ui1??0.5V,Ui2为正弦波1KHz,0.1V信号，测试两种输入组合情况下的输出电

压波形。

C：输入信号Ui1?0V，改变Ui2的幅度，测量该加法器的动态范围。

D：输入信号Ui1?0V，Ui2为正弦波,1V，改变正弦波的频率，从1kHz逐渐增加，步长为

2k

兰州交通大学毕业设计（论文） 摘 要

20世纪是IC迅速发展的时代。计算机等信息产业的飞速发展推动了集成电路（Integrated Circuit—IC）产业。大多数超大规模集成电路（Very Large Scale IC—VLSI）在日常生活中有着广泛的应用。在这些广泛应用的运算中，加法器是组成这些运算的基本单元。在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。

本文首先介绍了几种基本的加法器类型以及其工作原理，并重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。同时还介绍了制约超前进位加法器速度的结构参数因素。然后设计研究了2位超前进位加法器，并重点分析了它的工作原理、系统结构，并通过tanner软件进行仿真实验，从而验证了电路的准确信。最后介绍了基于2μmCMOS工艺MOSIS版图设计的规则，通过电路图绘制出它的版图，并对它的版图与电路图进行了一致性检测，进一步验证了设计的正确性。

关键词： CMOS加法器；高速；超前进位；低功耗

沈 阳 工 程 学 院

课 程 设 计

课程设计题目： 加法器设计

系 别 信息工程系 班级 系统本101 学生姓名 闫浩 学号 2010414113 指导教师 衣云龙、王德君 职称 讲师、工程师 起止日期：2012年5月21日起——至2012年5月26日止

沈 阳 工 程 学 院

课程设计任务书

课程设计题目： 加法器设计

系 别 信息工程系 班级 系统本101 学生姓名 闫浩 学号 2010414113 指导教师 衣云龙、王德君 职称 讲师、工程师 课程设计进行地点： 微机原理实验室 任 务 下 达 时 间：2012年5月18日

起止日期： 2012年5月21日起——至2012年5月26日止 教研室主任 王健 2012年5月18日批准

一、课程设计目的

通过课程设计使学生更进一步掌握微机原理及应用课程的有关知识，提高

实验六 8位硬件加法器

一.

1. 2. 3.

实验目的

掌握QuartusII的硬件描述语言设计方法 了解同步计数器的原理及应用

设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器

二.

1.

准备知识

串行进位加法器

若有多位数相加，则可采用并行相加串行进位的方式来完成。例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加 ，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：

图6.1 串行进位加法器

由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。这种加法器的逻辑电路比较简单，但它的运算速度不高。为克服这一缺点，可以采用超前进位等方式。 2.

超前进位加法器

对于一个加法器来说，它是一个纯组合电路。也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图

可输入的整数加法器

仲恺农业工程学院实验报告

专业班组课

实验二 正整数加法器

一、 实验原理：

在数据段上摆放两个16位长度的十进制数，OP 1放265，OP 2放520（存放的数据为任意正数），定义一个RESULT数组，长度为10个字节的输出缓冲区。如下图：

把这两个数相加，结果以ASCII码方式把每一位（个位、十位、百位……）存放在RESULT数组上。并在屏幕上输出结果。

二、 实验目的：

掌握汇编语言关于循环的程序设计方法。

三、 实验器材：

Windous 7系统下的Masm 2009汇编软件

四、 实验步骤： 1、 先画框图（如下）

可输入的整数加法器

2、 编写程序：

DATAS SEGMENT OP1 DW 0109H OP2 DW 0208H

RESULT DB 10 DUP(?) DATAS ENDS

STACKS SEGMENT

;此处输入堆栈段代码 STACKS ENDS

CODES SEGMENT

ASSUME CS:CODES,DS:DATAS,SS:STACKS START:

MOV AX,DATAS MOV DS,AX LEA SI,OP1 MOV AX,[SI] LEA SI,OP2 MOV