洪峰流量经验频率计算

1.1 3.4设计洪水

3.4.1暴雨洪水特性

鸭嘴河流域洪水主要由暴雨形成。流域内暴雨一般出现在6～9月，且多连续降雨，受地形影响，降雨量不大。据木里县气象站1970~2002年33年实测资料统计，最大一日降水量为77.4mm（1997年8月15日）、最大三日降水量111.6mm（1981年7月14日~16日）、最大五日降水量144.8mm（1981年7月14日~18日）。

鸭嘴河洪水出现时间与暴雨一致，洪水最早出现在5月，最迟出现在11月，但量级和强度较大的洪水一般出现在6～9月。据邻近流域九龙河乌拉溪水文站1985～2004年20年实测资料统计，年最大流量最早出现在6月20日，最迟出现在9月4日，年最大洪水出现在6~7月的次数占全年的70%。

鸭嘴河流域的洪水具有峰不高、量较大、洪水历时长的特点。一次洪水过程约2~3天，但洪水总量主要集中在一天。鸭嘴站1990~1992年3年实测资料中，最大洪水发生在1991年，最大一日降水量58.5mm，洪峰流量为150m3/s，最大一日洪量1123万m3，三日洪量2809万m3，最大一日洪量占三日洪量的40%。

3.4.2设计洪水

鸭嘴站仅有1990~1992年3年实测水文资料，且无法插补延长其洪水

1.1 3.4设计洪水

3.4.1暴雨洪水特性

鸭嘴河流域洪水主要由暴雨形成。流域内暴雨一般出现在6～9月，且多连续降雨，受地形影响，降雨量不大。据木里县气象站1970~2002年33年实测资料统计，最大一日降水量为77.4mm（1997年8月15日）、最大三日降水量111.6mm（1981年7月14日~16日）、最大五日降水量144.8mm（1981年7月14日~18日）。

鸭嘴河洪水出现时间与暴雨一致，洪水最早出现在5月，最迟出现在11月，但量级和强度较大的洪水一般出现在6～9月。据邻近流域九龙河乌拉溪水文站1985～2004年20年实测资料统计，年最大流量最早出现在6月20日，最迟出现在9月4日，年最大洪水出现在6~7月的次数占全年的70%。

鸭嘴河流域的洪水具有峰不高、量较大、洪水历时长的特点。一次洪水过程约2~3天，但洪水总量主要集中在一天。鸭嘴站1990~1992年3年实测资料中，最大洪水发生在1991年，最大一日降水量58.5mm，洪峰流量为150m3/s，最大一日洪量1123万m3，三日洪量2809万m3，最大一日洪量占三日洪量的40%。

3.4.2设计洪水

鸭嘴站仅有1990~1992年3年实测水文资料，且无法插补延长其洪水

山丘区小流域暴雨洪峰流量

的分析与计算铁三院今浏,打、‘忆,%%从乃夕 C吸、呱、,、弋哈佑协认,笋协内努、场,

水文组. .别“. ., . . .、内曲,冲 .‘六,

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一流域面积。.

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等精度频率计

作者：孙林军 杨招弟 任战涛 指导老师：冯杰

（黄冈师等。测频模块的片外输入采

作者：孙林军 杨招弟 任战涛 指导老师：冯杰

（黄冈师范学院 物理科学于技术学院 孙林军 杨招弟 任战涛 黄冈 438000）

摘要：本设计以单片机和FPGA构成的最小系统为核心,以89C52单片机作为控

制中心，汇编语言编程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL语言编程， 内设双向口，等精度测频模块，键盘编码扫描

模块等。测频模块的片外输入采

作者：孙林军 杨招弟 任战涛 指导老师：冯杰

（黄冈师范学院 物理科学于技术学院 孙林军 杨招弟 任战涛 黄冈 438000）

摘要：本设计以单片机和FPGA构成的最小系统为核心,以89C52单片机作为控

制中心，汇编语言编程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL语言编程， 内设双向口，等精度测频模块，键盘编码扫描

模块等。测频模块的片外输入采

作者：孙林军 杨招弟 任战涛 指导老师：冯杰

（黄冈师范学院 物理科学于技术学院 孙林军 杨招弟 任战涛 黄冈 438000）

摘要：本设计以单片机

一任务书

1 题目：浮点频率计 2技术指标：

（1） 设计一个浮点式频率计

（2） 要求测量频率最高可达1MHz

（3） 测量结果以三维LED数码管显示，其中两位用以显示有效数字，一位显

示10的幂次数

（4） 要求有启，停控制用于启动和停止频率的连续测量和显示

（5） 在连续工作状态下，要求每次测量1s显示3s左右，并且连续进行直至按

动停止按钮

二设计过程

1课题分析

数字频率计通常有石英晶体振荡器，分频器，计数器一级测量与显示控制器等组成。原理如图所示，其中晶振，分频器和控制器主要作用是产生时间基准信号，用来控制被测信号的输入计数，基准测量信号选通时间的长短以及计数器的位数决定了频率计的分辨率，频率计的精度主要取决于基准测量信号本身的精度。对于浮点频率计，在其基准测量信号选通期间，计数器所计的数不管多大，只要保留系统所规定的有效数字位数，例如本系统只需要保留最高两位的有效数字，后边各位的数字一概不予保留，而只反映出后边还有多少位就可以了。

2方案论证

根据以上分析，本系统方案如图所示。

其基本原理如下所述

（1） 石英晶体振荡器，分频器，控制器。该部分电路主要用来产生基准测量信

号，脉冲宽度根据系统测量频率的范围及精度要求来确定。在本设计中，

实验二 Xilinx_ISE 软件使用与数字系统设计相关实验

一、 实验目的

１. 学习并理解 利用Xilinx IP核生成应用系统的原理。 ２. 学习并理解 Xilinx DDS核和除法器核。 ３. 学习并理解 波形发生器原理。 ４. 学习并理解频率计的原理。

二、 实验条件

PC机

Xilinx ISE13.1 软件 USB下载线

Digilent Adept软件（2.0或更新版） Xilinx大学计划开发板Basys2

三、 预习要求

阅读实验原理及参考资料，了解利用Xilinx IP核生成应用系统的原理，学习Xilinx DDS核和除法器核实现的基本原理，了解Xilinx DDS核和除法器核的基本用法，学习并理解利用可编程器件实现波形发生器与频率计的原理，

四、 实验原理

1. Xilinx IP core基本操作

IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、PCI接口等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。随着FPGA规模的增加，使用IP core完成设计成为发展趋势。

IP Core生成器（Core Generator）是Xilinx FPGA

毕业设计论文 数字频率计设计

【摘要】:

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法。如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了基于VHDL语言设计了一个简单的数字频率计的过程。

【关键字】: 数字频率计、信号、周期

I

Abstract 毕业设计论文

【Abstract】：

Be one of the most fundamental parameter in electron techn

毕业设计论文 数字频率计设计

【摘要】:

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法。如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了基于VHDL语言设计了一个简单的数字频率计的过程。

【关键字】: 数字频率计、信号、周期

I

Abstract 毕业设计论文

【Abstract】：

Be one of the most fundamental parameter in electron techn

数字逻辑与处理器基础

实验三 频率计 实验报告

实验目的：

掌握频率计的原理和设计方法。

实验工具：

1 Verilog语言 2 Quartus II 9.0 3 DE2实验板

实验设计：

1 总体思路以及模块总述

设计的基本思路是按照实验指导书上给出的原理图划分模块。

① 待测信号产生模块signalinput.v：由指导书给出，用于产生待测信号sigin； ② 1Hz时钟产生模块clk_1hz.v：通过实验板50MHz产生1Hz时钟clk_1hz；

③ 控制信号产生模块control.v：通过1Hz时钟，产生频率计所需的使能信号en，同

步清零信号reset，锁存信号la，生成一个3秒钟的频率计数周期；

④ 十分频模块div_10.v:若量程选择信号sw_2为高电平，则待测信号需进行十分频； ⑤ 计数器模块counter.v:频率计的核心部分，包括四位十进制计数器，以及对应七段

译码器的译码器。这里我把实验指导书中的译码模块整合在了里面，原因是认为在这个设计中单做一个译码模块意义不大，整合在里面翻倒方便一些； ⑥ 信号锁存模块lat.v:当锁存信号la为高电平时，锁存输出持续显示； ⑦ 顶层模块div.v：进行各分立模块的功能综合；

2

频率计实验报告

信息工程

实验任务及要求：

1. 2. 3. 4.

设计一个可测量的数字式频率计，测量范围为1Hz-12MHz。 用层次化的设计方法设计该电路，编写各个功能模块的程序。 仿真各功能模块，通过观察有关波形确认电路设计是否正确 完成电路设计后，通过在实验系统上下载，验证设计的正确性

实验原理分析：

根据总的设计图可知：8位十进制数字频率计的设计有一个测频控制信号发生器TESTCTL，8个有时钟使能的十进制数字计数器CNT10，一个32位锁存器REG32B组成。

测频控制信号发生器的设计原理和要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生1秒脉宽的周期信号，并对频率计的每一个计数器CNT10的ENA使能端进行不同控制。当ＴＳＴＥＮ高电平时允许计数，低电平时停止计数，并保持所计的数。在停止计数的期间，首先需要一个锁存信号Ｌｏａｄ的上跳沿将计数器在前一秒的计数值锁存进３２位锁存器REG32B中，且由外部的七段译码器译出并稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一个清零信号CLR_CNT对计数器进行清零，