八位全加器的实验报告

名 称： 题 目：院 系：班 级：学生姓名：

实验报告

计算机组成原理大实验 8位模型机的设计 计算机系

8位模型机的设计

关键词

模型机设计 控制器 微程序设计

摘要

设计一个简单的8位模型机，主要包括指令系统、运算器、控制器、存储器、时序产生器总线等设计。

前言

原理是计算机科学技术学科的一门核心专业基础课程。从课程地位来说，它在先导课程和后续课程之间起着承上启下的作用。

计算机组成原理讲授单处理机系统的组成和工作原理，课程教学具有知识面广，内容多，难度大，更新快等特点。此次课程设计目的就是为了加深对计算机时间和空间概念的理解，增强对计算机硬件和计算机指令系统的更进一步的了解。

计算机组成原理课程设计是为了加深对计算机工作原理的理解以及计算机软硬件之间的交互关系。不仅能加深对计算机的时间和空间的关系的理解，更能增加如何实现计算机软件对硬件操作，让计算机有条不紊的工作。

正文

一、设计的目的

根据计算机组成原理课程所学知识，设计一个8位的模

实验1 原理图输入设计8位全加器

一、 实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、 原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、 实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、 实验环境：

计算机、QuartusII软件。

五、 实验流程： 实验流程：

根据半加器工作原理，建立电路并仿真，并将元件封装。

↓

利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 ↓

利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 图1.1 实验

太原科技大学：名字起个什么

电子技术课程设计

——八位串行全加器

学院 ： 专业班级： 姓名： 学号： 指导教师： 2009年12月

太原科技大学：名字起个什么

目录

一．设计任务与要求…………………………………………1

二、总体框图…………………………………………………1

三、选择器件…………………………………………………2

四、功能模块…………………………………………………2

五．总体设计电路图…………………………………………6

六、心得体会………………………………………………9

八位全加器

太原科技大学：名字起个什么

一、设计任务与要求

1：只用一个1位二进制全加期和一些辅助的时序电路，设计一个8位二进制全加器。 2：能在8~9个时钟脉冲后完成8位二进制数的加法运算，电路需考虑进位输入和进位输出。

3：有清零控制。

二、总体框图

半 加 器 一位全加 器 八位全加器

一位全加器可由两个 半加器和一个或门构成，利用以上获得的一位全加器，一个D触发器以及两个并串移位寄存器和一个串并移位寄存器构成一个八位全加器。

三、选择器件

1、配有 max+plus11软件的计算机一台。

2、选用FPGA芯片，如FLEX

太原科技大学：名字起个什么

电子技术课程设计

——八位串行全加器

学院 ： 专业班级： 姓名： 学号： 指导教师： 2009年12月

太原科技大学：名字起个什么

目录

一．设计任务与要求…………………………………………1

二、总体框图…………………………………………………1

三、选择器件…………………………………………………2

四、功能模块…………………………………………………2

五．总体设计电路图…………………………………………6

六、心得体会………………………………………………9

八位全加器

太原科技大学：名字起个什么

一、设计任务与要求

1：只用一个1位二进制全加期和一些辅助的时序电路，设计一个8位二进制全加器。 2：能在8~9个时钟脉冲后完成8位二进制数的加法运算，电路需考虑进位输入和进位输出。

3：有清零控制。

二、总体框图

半 加 器 一位全加 器 八位全加器

一位全加器可由两个 半加器和一个或门构成，利用以上获得的一位全加器，一个D触发器以及两个并串移位寄存器和一个串并移位寄存器构成一个八位全加器。

三、选择器件

1、配有 max+plus11软件的计算机一台。

2、选用FPGA芯片，如FLEX

武汉理工大学《电工电子基础强化训练》课程设计说明书

1 设计意义及要求

1.1 设计意义

在很多关于智力竞赛的电视节目上，经常会出现抢答环节，参赛选手们在得到主持人发出的特定口令之后，都会争先恐后地按下抢答器，但每次抢答环节只有可能产生一位抢答成功的选手，同时可以断定这位参赛选手肯定是反应最快按下抢答器的。设计一个功能类似的八位抢答器不仅能够让大家进一步了解这种抢答器的工作原理，而且还能在功能上提出一些好的想法和思想，甚至可以实现部分新的功能，如果人们不断的进行具有创新性的设计实验，也许过不久那些竞赛类的电视的抢答模式就会发生一定的改变和创新，从而增加了节目的观赏性，进一步丰富大家的娱乐生活。

1.2 设计要求

（1）八个选手或代表队参加比赛，编号0，1，2，3，4，5，6，7，各用一个抢答按钮，其编号与参赛者的号码一致。此外，一个按钮给主持人用来清零； （2）抢答器具有数据锁存功能，并将所锁存的数据用数码管显示出来； （3）数码管不显示后动作选手编号，只显示先动作选手编号，并保持到主持人清零为止。

2 方案设计

2.1方案一

2.1.1设计框图

脉冲发 生器 1 数据锁存

实验六 8位硬件加法器

一.

1. 2. 3.

实验目的

掌握QuartusII的硬件描述语言设计方法 了解同步计数器的原理及应用

设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器

二.

1.

准备知识

串行进位加法器

若有多位数相加，则可采用并行相加串行进位的方式来完成。例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加 ，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：

图6.1 串行进位加法器

由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。这种加法器的逻辑电路比较简单，但它的运算速度不高。为克服这一缺点，可以采用超前进位等方式。 2.

超前进位加法器

对于一个加法器来说，它是一个纯组合电路。也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图

实验四 四位全加器

一、实验目的

l. 用组合电路设计4位全加器。

2.了解Verilog HDL语言的行为描述的优点。 二、实验原理

4位全加器工作原理 1）全加器

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表中所列。

2）1位全加器

一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；

这两幅图略微有差别，但最后的结果是一样的。 3）4位全加器

4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：

采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。

三、实验步骤

新建文件 定义模块，顶层模块与工程名字一致，不可有并列的顶层模块 每个模块中设置端口及内部变量，注意调用接口 子模块写好1位全加器 主模块中设定时钟上升沿控制

八位抢答器

摘 要随着电子技术的飞速发展，基于单片机的控制系统已广泛应

用于工业、农业、电力、电子、智能楼宇等行业，微型计算机作为嵌入式控制系统的主体与核心，代替了传统的控制系统的常规电子线路。同时楼宇智能化的发展与成熟，也为基于单片机的照明控制系统的普及与应用奠定了坚实的基础。

本设计是以八路抢答为基本理念。考虑到依需设定限时回答的功能，利用80c51单片机及外围接口实现的抢答系统，利用单片机的定时器/计数器定时和记数的原理，将软、硬件有机地结合起来，使得系统能够正确地进行计时，同时使数码管能够正确地显示时间。用开关做键盘输出，扬声器发生提示。同时系统能够实现：在抢答中，只有开始后抢答才有效，如果在开始抢答前抢答为无效；抢答限定时间和回答问题的时间可在1-99s设定；可以显示是哪位选手有效抢答和无效抢答，正确按键后有音乐提示；抢答时间和回答问题时间倒记时显示，满时后系统计时自动复位及主控强制复位；按键锁定，在有效状态下，按键无效非法。

关键词： 80C51； 抢答器； 计时； 报警

ABSTRACT

1

With the rapid development of electronic technology, the control sy

目 录

实验一 零件形状误差的测量与检验

实验1—1直线度测量与检验 实验1—2平面度测量与检验 实验1—3圆度测量与检验 实验1—4圆柱度测量与检验

实验二 零件位置误差的测量

实验2—1 平行度测量与检验 实验2—2 垂直度测量与检验 实验2—3 同轴度测量与检验 实验2—4圆柱跳动测量与检验

实验2—4—1圆柱径向跳动测量与检验 实验2—4—2圆柱全跳动测量与检验

实验2—5端面跳动测量与检验

实验2—5—1端面圆跳动测量与检验 实验2—5—1端面全跳动测量与检验

实验2—6 对称度测量与检验

实验三 齿轮形位误差的测量与检验

实验3—1齿圈径向跳动测量与检验 实验3—2齿轮齿向误差测量与检验

实验一 零件形状误差的测量与检验

实验1—1直线度测量与检验

一、实验目的

1、通过测量与检验加深理解直线度误差与公差的定义； 2、熟练掌握直线度误差的测量及数据处理方法和技能； 3、掌握判断零件直线度误差是否合格的方法和技能。

二、实验内容

用百分表测量直线度误差。

三、测量工具及零件

平板、支承座、百分表（架）、测量块（图纸一）。

四、实验步骤

1、将测量块2组装在支承块3上，并用

一、实验目的

1、学习和掌握半加器全加器的工作原理和设计方法。

2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在 Quartus II下进行工程开发、调试和仿真。

3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法， 掌握层次化设计方法。

4、掌握半加器、全加器采用不同的描述方法。

二、实验内容

1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设

置成一个硬件符号入库

2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试

3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器

4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。

三、实验步骤

1、建立一个Project。

2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器 3、对该VHDL程序进行编译，修改错误。 4、建立一个波形文件。（根据真值表）

5、对该VHDL程序进行功能仿真和时序仿真