Cadence Allegro

Cadence allegro菜单解释——file

已有 320 次阅读 2009-8-16 19:17 |个人分类:工作|关键词:Cadence allegro file 菜单 解释

每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。

new

新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。

open

打开你所要设计的 PCB文件，或者封装库文件。

recent designs

打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。

save 保存

save as

另存为，重命名。

import

import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。

artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。

DXF

PCB学习心得

一、写在前面的话

本文将着重介绍一个PCB菜鸟的学习心得，详细的记录每个要点的操作方法和原因，着重将这个过程中学习到的一些东西与大家分享。同时如发现有任何问题或者是好的方法和建议，请大家指出，共同学习、共同进步！ ——PCB路漫漫其修远兮，吾将上下而求索

接下来将从PCB设计的怎个流程和大家分享

二、PCB设计前的准备

1． PCB设计之前，请确保原理图的正确性，DRC检测能正常通过，这是必须的

a.点击：Tool-->Design Rules Check,如下图所示

或者直接点击快捷方式：2

1元器件快速排序 ○2DRC检查(作用同上) 具体的每个操作的说明：○○3网表生成 ○4元器件清单

注：元器件生成清单，点击上图中的4，需要在下图位置添加PCB封装属性即可得到元器件清单BOM

具体操作为在Header添加tPCB Footprint，在Combined property string添加t{PCB Footprint}

2.DRC检测规则按如下规则即可

如图的检测规则为默认，如有特殊需求可自行修改！

出现最多的“WARNING(ORCAP-1829): Possible pin t

Cadence Allegro元件封装制作流程

1. 引言

一个元件封装的制作过程如下图所示。简单来说，首先用户需要制作自己的焊盘库Pads，包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol；然后根据元件的引脚Pins选择合适的焊盘；接着选择合适的位置放置焊盘，再放置封装各层的外形（如Assembly_Top、Silkscreen_Top、Place_Bound_Top等），添加各层的标示符Labels，还可以设定元件的高度Height，从而最终完成一个元件封装的制作。

下面将分表贴分立元件，通孔分立元件，表贴IC及通孔IC四个方面来详细分述元件封装的制作流程。

2. 表贴分立元件

分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，以0805封装为例，其封装制作流程如下：

2.1. 焊盘设计

2.1.1. 尺寸计算

表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

G H P L W R Y K 侧视图

K 底视图

X 封装底视图

其中，K为元件引脚宽度，H为元件引脚高度，W为引脚长度，P为两引脚之间距离（边距离，非中心距离），L为元件长度。X为焊盘长度，Y为焊盘宽度，R为焊盘间边距离，G为

Cadence Allegro元件封装制作流程

1. 引言

一个元件封装的制作过程如下图所示。简单来说，首先用户需要制作自己的焊盘库Pads，包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol；然后根据元件的引脚Pins选择合适的焊盘；接着选择合适的位置放置焊盘，再放置封装各层的外形（如Assembly_Top、Silkscreen_Top、Place_Bound_Top等），添加各层的标示符Labels，还可以设定元件的高度Height，从而最终完成一个元件封装的制作。

下面将分表贴分立元件，通孔分立元件，表贴IC及通孔IC四个方面来详细分述元件封装的制作流程。

2. 表贴分立元件

分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，以0805封装为例，其封装制作流程如下：

2.1. 焊盘设计

2.1.1. 尺寸计算

表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

G H P L W R Y K 侧视图

K 底视图

X 封装底视图

其中，K为元件引脚宽度，H为元件引脚高度，W为引脚长度，P为两引脚之间距离（边距离，非中心距离），L为元件长度。X为焊盘长度，Y为焊盘宽度，R为焊盘间边距离，G为

Cadence Allegro元件封装制作流程

1. 引言

一个元件封装的制作过程如下图所示。简单来说，首先用户需要制作自己的焊盘库Pads，包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol；然后根据元件的引脚Pins选择合适的焊盘；接着选择合适的位置放置焊盘，再放置封装各层的外形（如Assembly_Top、Silkscreen_Top、Place_Bound_Top等），添加各层的标示符Labels，还可以设定元件的高度Height，从而最终完成一个元件封装的制作。

下面将分表贴分立元件，通孔分立元件，表贴IC及通孔IC四个方面来详细分述元件封装的制作流程。

2. 表贴分立元件

分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，以0805封装为例，其封装制作流程如下：

2.1. 焊盘设计

2.1.1. 尺寸计算

表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

G H P L W R Y K 侧视图

K 底视图

X 封装底视图

其中，K为元件引脚宽度，H为元件引脚高度，W为引脚长度，P为两引脚之间距离（边距离，非中心距离），L为元件长度。X为焊盘长度，Y为焊盘宽度，R为焊盘间边距离，G为

# May use function keys F2-F12, most Alpha-numberic keys with control

# modifier (although Control - C, V and X are reserved for copy, paste and cut) # and Navigation Keys (Home, Up arrow, Esc, etc.) These items may be modifed # by the following:

# Modifier Indicator Example # Shift S SF2

# Control C (function keys) CF2 # Control ~ (alpha-numeric) ~N # Meta A AF2

# Modifiers may be combined. Some examples: # CSF2 Control-Shift F2 # ASF2 Meta-Shift F2 # CAF2 Control-Meta F2

一、Capture生成netlist的时候报错：

1. Unable to open c:\\Cadence\\PSD_14.2\\tools\\capture\\allegro.cfg for reading. Please correct the above error(s) to proceed 错误解释：

allegro.cfg文件找不到或allegro.cfg文件不能打开，这个问题的根源是，有可能每台电脑上安装Allegro的的位置不一样，allegro.cfg文件找不到是理所当然的。 处理办法：

点生成netlist，点setup，修改路径为capture\\allegro.cfg所在路径，把allegro.cfg文件的位置选择你现在安装目录的文件位置。

2. Spawning... \-pst -d \\

\\

#1 Error [ALG0012] Property \instance U3: SCHEMATIC1, PAGE1 (2.00, 2.10).

#2 Error [ALG0012] Property \instance C2: SCHEMATIC1, PAGE1 (2.30, 0.30).

#17 Abor

第一章建封装

一、建焊盘

打开建立焊盘的软件Pad Designer路径： ，

进入下图所示，设定相关参数：

包括采用的制式，现在选公制单位毫米，精度3，右侧问是否需要多重钻孔，这个功能一般是用于做非圆孔。一般圆孔不用勾选。 下面设定钻孔样式，一般是圆孔，钻孔内部是否镀铜plated（no plated即为不镀铜，一般用于塑胶件定位孔），再是钻孔直径，设置精度，是否偏移等。

如果是表贴元件，钻孔直径设为0。

该对话框第二页：

如果是表面安装元件，把signle layer mode勾选。 焊盘一般需要begin layer和end layer，还有就是soldmask_top，soldmask_bottom，pastemask_top，pastemask_bottom这几个层面。

对表面安装元件来说，只需要begin layer，soldermask_top以及pastemask_top就可以了。

鼠标左键点击begin layer，会发现最下面三个对话框被刷新，在下面填入需要的值： 从左到右：

规则焊盘，热焊盘，反焊盘。

l 规则焊盘下面需要填入焊盘形状，长宽，是否有偏移。 l 热焊盘，要求选择焊盘类型，尺寸等；

l 反焊盘，作用

Cadence --- P-cell 技巧

IC设计小镇：http://www.ictown.com

當我們在對一電路畫Layout時，若電路很大，便需要畫很多的MOS，工作將變的繁瑣，但只要利用P-cell的功能，建立常用的cell，便可省下許多繁瑣工作，這便是P-cell的好處所在。當我們電路很大時，需要畫很多不同size的MOS，以下便教導各位建立一個MOS的P-cell，當我們需要一個MOS時，只要呼叫出這cell，填入所需資料(W, L, gate number)，便立即得到想要的MOS。

1. 先繪出一個標準的nMOS(使用0.35?m製程，盡量接近座標原點，size為最小)，如圖一。

PS.” /chip3/virtuoso/add035 /”目錄內有已建好的nMOS，可以直接套用。

步驟一：鍵入”cp –r /chip3/virtuoso/add035 ~/.”將檔案COPY到userhome內。 步驟二：鍵入”~/add035/icfb &”，已開啟cadence。

步驟三：開啟pcell (library)下nmos(pcell)的layout(view)，如圖一。

0.35 1.35 0.9 圖一

2. 點

Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。

原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;

原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design选项卡下的Delete;

栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；

Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；

在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Prefere