fpga实验报告十进制加法计数器
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实验报告(十进制计数器)
实验四:十进制计数器实验报告
实验日期:2014.4.15
学生姓名:陆小辉(学号:1228402025)
指导老师:黄秋萍
计数器是数字系统中使用最多的时序逻辑电路,其应用非常广泛。计数器不仅能应用于对时钟脉冲计数,而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。 一、设计要求:
设计十进制计数器,完成相应功能。可预置数、可加/减。
三、测试代码如下: 二、设计代码如下:
module PNcounter(clk,clean,ldn,enp,ent,i,q,rco); module test_PNcounter; reg clk,ldn,clean,enp,ent; input clk,ldn,clean,enp,ent;
reg[3:0] i; input[3:0] i;
wire [3:0]q; output [3:0]q;
wire rco; output rco;
PNcounter p1(clk,clean,ldn,enp,ent,i,q,rco); reg rco;
initial reg [3:0] q;
begin always@(posedge clk or negedge clean)
clk=1'b
十进制4位加法计数器设计
十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真
洛阳理工学院
十 进 制 4 位 加 法 计 数 器
系别:电气工程与自动化系 姓名:李奇杰学号:B10041016
十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真
十进制4位加法计数器设计
设计要求:
设计一个十进制4位加法计数器设计
设计目的:
1. 掌握EDA设计流程 2. 熟练VHDL语法
3. 理解层次化设计的内在含义和实现
设计原理
通过数电知识了解到十进制异步加法器的逻辑电路图如下
Q3
则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计
设计内容
JK
JK触发器的VHDL文本描述实现: --JK触发器描述 libraryieee;
use ieee.std_logic_1164.all; entityjk_ff is
十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真
port(
j,k,clk: in std_logic; q,qn:outstd_logic ); endjk_ff;
architecture one of jk_ff is signalq_s: std_lo
十进制加减计数器
集成电路软件设计
实验二:十进制加减计数器
实验地点 实验时间 学 院 班 级 姓 名 学 号 成 绩 指导老师
年 月 日
一、设计任务
1、设计十进制加减计数器;
2、练习使用Modelsim软件和Synopsys公司的Design Compiler软件。 二、设计要求
1、十进制加减计数器;
2、控制端口控制加与减的计数;
3、输入时钟的频率自定,符合设计即可 三、预习要求
编写加减计数器的VHDL代码; library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; entity counter is
port(clk ,up: in std_logic; q: out integer ); end ;
architecture one of
电子实验报告用D触发器做十进制计数器
1. 实验内容
用D触发器设计一个同步十进制计数器
2. 实验器材
3. 实验原理
计数器实际上是对时钟脉冲进行计数,每来一个脉冲,计数器状态改变一次。
8421 BCD码十进制加计数器在每个时钟脉冲作用下,触发器输出编码值加1,编码顺序与8421 BCD码一样,每个时钟脉冲完成一个计数周期。由于电路的状态数、状态转换关系及状态编码都是明确的,因此设计过程较简单。
4. 实验过程
1)
列出状态表
十进制计数器共有十个状态,需要4个D触发器构成,其状态表1-1所示。 表1-18421 BCD码同步十进制加计数器的状态表
(2)确定激励方程组
按表1-1可画出触发器激励信号的卡诺图,如图1-1所示。
4个触发器组合16个状态(0000 ~ 1111),其中有6个转台(1010 ~ 1111)在8421 BCD码十进制计数器中是无效状态,在图1-1所示的卡诺图中以无关项×表示。于是,得到激励方程组:
图 1-1 卡诺图
(3)画出逻辑图,并且检查自启动能力
检查激励方程组可画出逻辑图,如图1-2所示。图中,各触发器的直接置0端为之地电平有效,如果系统没有复位信号,电路的RESET输入端应保持为高电平计数器能够正常工作。
图1-2 逻辑电路
检查自动启动能力的
实验二 4位十进制计数器的设计
实验二 4位十进制计数器的设计
一、实验目的:
1、深入理解信号和变量的区别;
2、深入理解并行语句和顺序语句的区别; 3、深入理解异步和同步的概念; 4、掌握计数器的设计方法;
5、能会看最大系统运行频率和资源使用报告。 二、实验原理:
四位十进制计数器程序A: library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;
entity bcd_counter is
end entity;
architecture bev of bcd_counter is begin 0);
process (clk)
variable cnt
: std_logic_vector(3 downto
port ( );
clk : in std_logic; reset : in std_logic; co : out std_logic; q
: out std_logic_vector(3 downto 0)
end bev;
begin
if (rising_e
实验二 4位十进制计数器的设计
实验二 4位十进制计数器的设计
一、实验目的:
1、深入理解信号和变量的区别;
2、深入理解并行语句和顺序语句的区别; 3、深入理解异步和同步的概念; 4、掌握计数器的设计方法;
5、能会看最大系统运行频率和资源使用报告。 二、实验原理:
四位十进制计数器程序A: library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;
entity bcd_counter is
end entity;
architecture bev of bcd_counter is begin 0);
process (clk)
variable cnt
: std_logic_vector(3 downto
port ( );
clk : in std_logic; reset : in std_logic; co : out std_logic; q
: out std_logic_vector(3 downto 0)
end bev;
begin
if (rising_e
利用Multisim的同步十进制计数器的仿真实验
利用Multisim的同步十进制计数器的仿真实验
1 8421BCD码同步十进制加法计数器
图1为由4个JK触发器组成的8421BCD码同步十进制加法计数器电路,仿真开始,首先用清0开关将计数器设置为0000状态,然后在计数脉冲信号CP的作用下,计数器的状态按8421BCD码数的规律依次递增,当计数器的状态变为1001时,再输入一个计数脉冲,这时计数器返回到初始的0000状态,同时向高位输出一个高电平的进位信号。
图1 8421BCD码同步十进制加法计数器
2 集成同步十进制加法计数器74LS160和74LS162 1.74LS160的逻辑功能仿真
图2为74LS160的逻辑功能仿真电路,图中LOAD为同步置数控制端,CLR为异步置0控制端,ENT和ENP为计数控制端,D、C、B、A为并行数据输入端,
QD、QC、QB、QA为输出端,RCO为进位输出端。
1)异步置0功能:当CLR端为低电平时,不论有无时钟脉冲CP和其它信号输入,计数器置0,即QDQCQBQA?0000。
2)同步并行置数功能:当CLR?1,LOAD?0时,在输入计数脉冲CP的作用下,并行数据DCBA被置入计数器,即QDQCQBQA?DCBA,本仿真电路中并行置数
两位同步十进制可逆计数器的设计
湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计(一)
文理学院
综合课程设计
(一)
Integrated Curriculum Design(1)
所在院系 专业名称 班级 题目 指导教师 成员 完成时间
信息工程系 电子信息工程 1001 两位同步十进制可逆计数器 2011年12月28日
一、设计任务及要求: 设计任务: 设计一个两位同步十进制可逆计数器电路。 要 求: 1.列出状态表、激励方程,逻辑电路。 2.可以实现自动复位并重新开始计数。 3. 检查电路并分析电路是否具有自启动功能。 4. 将设计电路通过proteus进行电路仿真 指导教师签名: 2011年12月30日 二、指导教师评语: 指导教师签名: 2011 年12月 30 日 三、成绩 验收盖章 2011年12月30 日
1
两位同步十进制可逆计数器的设
计数器实验报告
电子与信息工程学院电子技术基础
EDA实验报告
实验名称: EDA实验报告 实验类型:设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名:施婷婷
实验时间: 2017.10.23 指导老师:聂文亮成绩:
一、实验目的
1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言,了解VHDL语言的细节问题。 3、掌握异步计数器的原理
二、实验原理
a、系统原理框图
b、VHDL程序 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS
PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT
基于Quartus六十进制计数器的设计
EDA技术实践课程设计
课 程 EDA技术实践课程设计 题 目 六十进制计数器 院 系 电气信息工程学院电气系 专业班级
学生姓名 学生学号 指导教师
2014年 7月 25日
EDA技术实践课程设计任务书
课程 EDA技术实践课程设计
题目 六十进制计数器 专业 姓名 学号 主要内容: