同步二进制计数器

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

成 绩 评 定 表

学生姓名 专 业 评 语 高亮 班级学号 课程设计题目 1103060128 四位二进制减法计数器 通信工程 组长签字： 成绩 日期 20 年 月 日

课程设计任务书

学 院 学生姓名 课程设计题目 信息科学与工程学院 高亮 专 业 班级学号 通信工程 1103060128 四位二进制减法计数器（缺0011， 0100， 0101， 0110， 1000） 实践教学要求与任务: 1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011， 0100， 0101， 0110， 1000）， 2.在Multisim环境中仿真实现四位二进制减法计数器（

数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟由以下几部分组成：秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。

设计总体思路

从课程设计要求来看，数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。方案可以采用74LS160同步十进制加法计数器或采用74LS161十六进制计数器或74LS192十进制异步清零计数器，也可进行组合来组成10进制和6进制的计数器。而小时的12进制可以采用上述方案。

由于实验室中没有74LS160集成块且7

1. 已知[X]补＝10011011是定点纯整数，写出X的浮点规格化形式，阶码4位

补码，尾数8位原码

（尾数）1 1100 101 （阶码） 0 111

2. 将－27/64表示成浮点数规格化形式，阶码3位补码，尾数9位补码

（尾数）1 0010 1000 （阶码） 1 11

3. 某浮点数字长32位，其中阶码8位，补码表示；尾数24位（含1位数符），

补码表示。现有一浮点代码（8C5A3E00）16，试写出它所表示的十进制真值

0 7 阶码 8 数符 9 31 尾数

1000 1100 0 101 1010 0011 1110 0000 0000

－

＋0.10110100011111×2116

4. 将4位有效信息位1001编成CRC校验码，生成多项式X3＋X1＋X0，写出编码

过程，并仿书上表2－6建立出错模式

5. 试将（－0.1101）2 用IEEE短实数浮点格式表示出来。

6. 已知X=0.1101,Y=-0.1011，用原码一位乘计算X×Y 7. 已知X=0.1101,Y=-0.1011，用补码一位乘计算X×Y

X×Y＝-0.100

二进制与十进制、八进制、 二进制与十进制、八进制、十六进制之间的转换

各进制的基数、符号 各数制的权 十进制与二进制的相互转换 二进制与八进制的相互转换 二进制转与十六进制的相互转换 其他进制转换为十进制 二进制、八进制、十六进制之间的转换

各进制的基数、 各进制的基数、符号1.十进制 日常生活中最常见的是十进制数， 日常生活中最常见的是十进制数，用十个不同的符号来 表示： 表示：0、1、2、3、4、5、6、7、8、9。 基为： 基为：10 运算规则：逢十进一， 运算规则：逢十进一，借一当十 在十进制数的后面加大写字母D以示区别。 在十进制数的后面加大写字母D以示区别。 2.二进制 二进制数只有两个代码“0”和 1”, 二进制数只有两个代码“0”和“1”,所有的数据都 由它们的组合来实现。 由它们的组合来实现。 基为：2 基为： 运算规则： 逢二进一，借一当二”的原则。 运算规则：“逢二进一，借一当二”的原则。

3.八进制 使用的符号： 使用的符号：0、1、2、3、4、5、6、7; 运算规则：逢八进一； 运算规则：逢八进一； 基为： 基为：8 在八进制数据后加英文字母“O”, 在八进制数据后加英文字母“O”, 英文字母 4.十六进制 十六进制 使用

集成电路软件设计

实验二：十进制加减计数器

实验地点 实验时间 学 院 班 级 姓 名 学 号 成 绩 指导老师

年 月 日

一、设计任务

1、设计十进制加减计数器;

2、练习使用Modelsim软件和Synopsys公司的Design Compiler软件。 二、设计要求

1、十进制加减计数器;

2、控制端口控制加与减的计数；

3、输入时钟的频率自定，符合设计即可 三、预习要求

编写加减计数器的VHDL代码; library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; entity counter is

port(clk ,up: in std_logic; q: out integer ); end ;

architecture one of

第11章 逻辑代数初步 11.1 二进制及其转换

【教学目标】

l、了解二进制的含义；

2、会进行二进制与十进制之间的相互转换； 【教学重点】 掌握二进制的含义 【教学难点】

会进行二进制与十进制之间的相互转换 【教学方法】

这节课主要采用探究教学和讲授法结合的教学方法，运用二进制的含义，会进行二进制与十进制之间的相互转换，使学生容易理解，同时结合习题让学生加深对逻辑运算的理解。 【教学过程】

环节 教学内容 设计意图 教师提出问题，学生回顾旧知识，做回 顾 旧 知 1、了解散点图的概念，能说出变量相关关系的含义； 2、能根据给出的回归直线方程系数公式建立回归直线方程； 3、会用科学计算器求回归系数。 出解答，教师讲解。通过回顾旧知，唤起学生对旧知识的回顾，为学习新知识做好铺垫。 1、十进制的基数是？进位规则是？ 2、 二进制的基数是？每个数位上的数码个数是？数码分别是？导 入 教师提出问题．学生回顾逻辑运算的规则和真值表的进位规则是？ 我们目前所接触的数都是十进制，它是用0、1、2、3、4、5、知识，概括、认识逻6、7、8、9这十个数码符号来表示的，今天我们来学习另一种常见的表示数的方法——二进制 相关概念： 辑运算律，符合职校学生的

5.4.1 同步时序逻辑电路的设计方法1.同步时序逻辑电路的设计步骤 (1)根据设计要求，设定状态，导出对应状态图或状态表。 根据设计要求，设定状态，导出对应状态图或状态表。 (2)状态化简。消去多余的状态，得简化状态图(表)。 状态化简。消去多余的状态，得简化状态图( 状态分配，又称状态编码。 (3)状态分配，又称状态编码。即把一组适当的二进制代码分配给 简化状态图(表)中各个状态。 简化状态图( 中各个状态。 (4)选择触发器的类型。 选择触发器的类型。 根据编码状态表以及所采用的触发器的逻辑功能， (5)根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。 电路的输出方程和驱动方程。 (6)根据输出方程和驱动方程画出逻辑图。 根据输出方程和驱动方程画出逻辑图。 (7)检查电路能否自启动。 检查电路能否自启动。

2.同步计数器的设计举例例： 设计一个同步5 设计一个同步5进制加法计数器S0 S1 S2

(1)根据设计要求，设定状态， (1)根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 画出状态转换图。该状态图不须化简。 (2)状态分配，列状态转换编码表。 状态分配，列状态转换编码表。 状态转换编码

5.4.1 同步时序逻辑电路的设计方法1.同步时序逻辑电路的设计步骤 (1)根据设计要求，设定状态，导出对应状态图或状态表。 根据设计要求，设定状态，导出对应状态图或状态表。 (2)状态化简。消去多余的状态，得简化状态图(表)。 状态化简。消去多余的状态，得简化状态图( 状态分配，又称状态编码。 (3)状态分配，又称状态编码。即把一组适当的二进制代码分配给 简化状态图(表)中各个状态。 简化状态图( 中各个状态。 (4)选择触发器的类型。 选择触发器的类型。 根据编码状态表以及所采用的触发器的逻辑功能， (5)根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。 电路的输出方程和驱动方程。 (6)根据输出方程和驱动方程画出逻辑图。 根据输出方程和驱动方程画出逻辑图。 (7)检查电路能否自启动。 检查电路能否自启动。

2.同步计数器的设计举例例： 设计一个同步5 设计一个同步5进制加法计数器S0 S1 S2

(1)根据设计要求，设定状态， (1)根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 画出状态转换图。该状态图不须化简。 (2)状态分配，列状态转换编码表。 状态分配，列状态转换编码表。 状态转换编码

可逆特殊12进制计数器（20分）。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt is Port ( clk : in std_logic; CL : in std_logic; co : out std_logic; output_l: out std_logic_vector(3 downto 0); output_h : out std_logic_vector(3 downto 0); add_dec: in std_logic); end cnt; architecture beh of cnt is signal count : std_logic_vector(7 downto 0); begin process(clk,CL) begin if CL= '1' then count <= \ co<='0'; elsif rising_edge(clk) then if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) +1; else count(3 downto 0)<=count(3 downto 0)+1; end if; co<='0'; if count=\ co<='1'; elsif count=\ count<=\ co<='0'; else null ; end if; else if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) -1; else count(3 downto 0)<=count(3 downto 0)-1;

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end if;