fpga数字跑表课程实验报告

基于FPGA的数字跑表的设计

摘 要

本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。

【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

- 1 -

基于FPGA的数字跑表的设计

目 录

1 绪论 ·································································································· 2

1.1 EDA的现状和发展及FPGA简介 ············································· 2 1.2 Verilog HDL语言及QuartusⅡ

基于FPGA的数字跑表的设计

摘 要

本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。

【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

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基于FPGA的数字跑表的设计

目 录

1 绪论 ·································································································· 2

1.1 EDA的现状和发展及FPGA简介 ············································· 2 1.2 Verilog HDL语言及QuartusⅡ

现代电子实验

数字跑表实验报告

一．功能要求 基本功能： 1）、跑表精度为0.01秒 2）、跑表计时范围为：1小时 3）、设置开始计时/停止计时、复位两个按钮 4）、显示工作方式：用六位BCD七段数码管显示读数。显示格式：

分 秒 0.01秒

扩展功能： 1）、按键消抖； 2）、分别存储三组选手时间并分时回放显示；

一．设计要求

1）设计出符合要求的解决方案 2）设计出单元电路

3）利用EDA软件对单元电路及整体电路进行仿真 4）利用EDA软件在实验板上验证

总体设计框图

时钟输入

按键输入

计数器 除法器 按键消抖 功能控制模块 译码模块 数码管扫描模块 数码管 设计说明：

对于按键输入，先对按键进行消抖，然后按键输入信息给功能控制模块，此模块是核心控制中心，它能控制计数模块计数的开始，停止。同时，当相应按键按下时，它还可以对计数结果进行存储和读取，其中用到了一个F I F O。由于计数时候个位和十位并没有分开，所以之后我们采用了一个除法器，把个位和十位分离。之后的数据经过译码以后就可以由数码管显示了。

单元电路划分

1.按键输入模块 （1）按键检测模块 （2）按键消抖模块 2.计数

FPGA实验报告

专 业：电子信息科学与技术

注：以下所有设计均选用DE2-115开发板

FPGA 器件选用Cyclone IV E：EP4CE115F29C7 所有设计均在开发板上已通过硬件验证

8位全加器

1. 源代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity adder8 is

port (a,b: in std_logic_vector(7 downto 0);

cin: in std_logic;

dout: out std_logic_vector(7 downto 0);

cout: out std_logic);

end entity adder8;

architecture behav of adder8 is

signal data: std_logic_vector(8 downto 0); begin

data<=('0'&a)+('0'&b)+(\cout<=data(8);

dout<=data(7 downto 0); end behav;

2. 仿真结果

3. 引脚分配

通过DE2-115上9个LEDG，17个拨动开关对应八位全加器中所有输入输出。其中LED

FPGA实验报告

专 业：电子信息科学与技术

注：以下所有设计均选用DE2-115开发板

FPGA 器件选用Cyclone IV E：EP4CE115F29C7 所有设计均在开发板上已通过硬件验证

8位全加器

1. 源代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity adder8 is

port (a,b: in std_logic_vector(7 downto 0);

cin: in std_logic;

dout: out std_logic_vector(7 downto 0);

cout: out std_logic);

end entity adder8;

architecture behav of adder8 is

signal data: std_logic_vector(8 downto 0); begin

data<=('0'&a)+('0'&b)+(\cout<=data(8);

dout<=data(7 downto 0); end behav;

2. 仿真结果

3. 引脚分配

通过DE2-115上9个LEDG，17个拨动开关对应八位全加器中所有输入输出。其中LED

专业：电子信息工程名称：班级：姓名：许义恒学号：教师：时间：北京联合大学信息学院

FPGA设计实验报告

ADC0809采样状态机设计 0808030301A

赵磊 2008080302202 2008080302236 章学静

2011 年 1 月13日

（1）实验目的：学习用状态机实现对A/D转换器ADC0809的采样控制电路。

（2）实验原理：ADC0809采用CMOS工艺的8选1多路开关逐渐型数模转换器。 (3)实验内容：用QUARTUSII对参考源代码进行文本编辑输入和仿真测试，给出仿真波形，最后进行引脚锁定并进行测试，硬件验证实例对ADC0809的控制功能。 【ADC0809采样控制主程序】

libraryieee;

use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entityadcint is

port(d:instd_logic_vector(7 downto 0); reset,clk:instd_logic

EDA课程设计报告

数字跑表

学院：机械与电子工程学院

专业：电子科学与技术 学号：1020630208 姓名：熊 ……

一：设计目的：

（1）学会利用QuartusⅡ发热宏单元和所学的数字电路知识，搭建复杂一点的数字电路或系统。

（2）学会使用EDA的程序语言FPGA/CPLD设计数字跑表，设计主要包括功能分析、方案设计和电路测试几个步骤。

二：设计内容：

1.设计一个数字跑表，具有如下功能。 （1）复位和暂停，秒表计时等功能。

（2）跑表计时长度可达1小时，计时精度为0.01 秒。 （3）通过6位数码管分别显示跑表的分、秒和百分秒。

控制端 复位（clr） 取值 1 0 计数/暂停键（pause） 1 0

2.方案论证:

数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零；当启动、暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计数。数字跑表的结构示意图如下：

功能 异步清零 计数 暂停 计数

图2-1跑表示意图

3.模块电路设计：

嘉应学院 电子信息工程学院

数电综合实验报告之 数字时钟课程设计报告

专 业 电子信息工程

班 级

102班 本人姓名、座号

谢灵敏 30号

任课教师 龚昌来 实验教师

龚昌来

1

目录

一、 课题背景及意义 ..................................................................................................................... 3

1.1 课题研究背景 ................................................................................................................... 3 1.2 课题研究意义 ................................................................................................................... 3 二、 课题研究内容 ...............................

嘉应学院 电子信息工程学院

数电综合实验报告之 数字时钟课程设计报告

专 业 电子信息工程

班 级

102班 本人姓名、座号

谢灵敏 30号

任课教师 龚昌来 实验教师

龚昌来

1

目录

一、 课题背景及意义 ..................................................................................................................... 3

1.1 课题研究背景 ................................................................................................................... 3 1.2 课题研究意义 ................................................................................................................... 3 二、 课题研究内容 ...............................

前言：

数字功放简介数字功放”的基本电路是早已存在的Ｄ类放大器（国内称丁类放大器）。以前，由于价格和技术上的原因，这种放大电路只是在实验室或高价位的测试仪器中应用。这几年的技术发展使数字功放的元件集成到一两块芯片中，价格也在不断下降。理论证明，Ｄ类放大器的效率可达到１００％。然而，迄今还没有找到理想的开关元件，难免会产生一部分功率损耗，如果使用的器件不良，损耗就会更大些。但是不管怎样，它的放大效率还是达到９０％以上。此外，数字功放具有失真小、噪音低、动态范围大等特点，在音质的透明度、解析力，背景的宁静、低频的震撼力度方面是传统功放不可比拟的。为了重现放大的音频信号，输出波形必须恢复到原来的正弦波。大都采用低通滤波器来解决。由于音频的频带范围为２０Ｈｚ～２０ｋＨｚ，而载波频率通常是它的５倍以上，因此，滤除载波频率的过程相当简单，就是在扬声器前面接一个截止频率约为２５ｋＨｚ左右的低通滤波器。而在运用到重低音功放时，由于处理的是低频，低通的截止频率可以降低到５ｋＨｚ左右。滤波器可根据性能要求采用Ｃｈｅｂｙｓｈｅｖ、Ｂｕｔｔｅｒｗｏｒｔｈ或Ｂｅｓｓｅｌ等电路。滤波器的设计要求较高，弄得不好会引起射频干扰。为降低功耗，一般采用被动元件。由于功耗和体积的