基于fpga的计数器设计实验报告

EDA课程设计

工程名称专业班级学生姓名指导教师

基于FPGA地计数器地设计

通信102班

青瓜

2013年 5 月28 日

摘 要

本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地 VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.

关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；

Abstract

This course is designed to complete a

电子与信息工程学院电子技术基础

EDA实验报告

实验名称: EDA实验报告 实验类型：设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名：施婷婷

实验时间: 2017.10.23 指导老师：聂文亮成绩：

一、实验目的

1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言，了解VHDL语言的细节问题。 3、掌握异步计数器的原理

二、实验原理

a、系统原理框图

b、VHDL程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS

PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT

数字电路与逻辑设计实验报告

模323计数器设计实验报告

一、 实验内容

在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。

二、 实验步骤与过程分析 1、

建立工程。

打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析：

选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、 添加VHDL文件。

在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。

这里通过老师给出的代码进行修改且理解： cnt10.vhd如下：

1

数字电路与逻辑设计实验报告

分析：

和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时

一、任务：

设计一个出租车计价器，主要功能为：

1、当出租车启动时，开始记里程数，并且计费，起始费用为7.0元； 2、当出租车等待时，不计数和收取费用； 3、当出租车停止时，不进行任何计数和收费。

二、目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、掌握FPGA设计步骤及流程；

3、深入学习Verilog HDL，了解其编程环境； 4、学会运用Modelsim和Quartus II等编程仿真软件；

5、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境：

1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA DE2开发板。 四、课程设计详细方案及功能验证： 1、设计规范： 1、功能描述

1.当按动计价启动按钮时，开始计价，按车轮转动一周产生一个时钟脉冲，且一周距离为2m。

2.当里程数在3km内时（包括3km），计价器显示起步价7.0元。

3.当里程数大于3km时，每km增加2元。

4. 里程数精确到0.1km,价格精确到0.1元，价格和里程数用数码管显

二位计数器实验报告

王林 2013141444014

一、实验目的：

1.设计一个二位的计数器；

2.熟悉QuartusII软件的功能及环境。

二、详细设计： 设计步骤如下：

1.设计一个任意进制二位的计数器，包含有时钟信号clk，实现计数功能；在本实验设计了一种二位二十四进制的计数器，当个位计数到9时，十位加一，当十位达到2，个位达到3时，将执行清零，从而达到二十四进制计数的功能。

2.编译、查找错误并仿真，并下载到板子上验证结果。

三、源程序代码：

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity qua1 is --定义实体，它说明输入/输出端口 port(clk:in std_logic; --计数时钟

q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1;

architecture a of qua1 is --定义结构体，它说明具体的功能 signa

实验四：十进制计数器实验报告

实验日期：2014.4.15

学生姓名：陆小辉（学号：1228402025）

指导老师：黄秋萍

计数器是数字系统中使用最多的时序逻辑电路，其应用非常广泛。计数器不仅能应用于对时钟脉冲计数，而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。 一、设计要求：

设计十进制计数器，完成相应功能。可预置数、可加/减。

三、测试代码如下： 二、设计代码如下：

module PNcounter(clk,clean,ldn,enp,ent,i,q,rco); module test_PNcounter; reg clk,ldn,clean,enp,ent; input clk,ldn,clean,enp,ent;

reg[3:0] i; input[3:0] i;

wire [3:0]q; output [3:0]q;

wire rco; output rco;

PNcounter p1(clk,clean,ldn,enp,ent,i,q,rco); reg rco;

initial reg [3:0] q;

begin always@(posedge clk or negedge clean)

clk=1'b

实验报告

实验名称：

实用数字电子设计基础

计数器加译码器设计和基于LPM宏模块的计数器设计

实验目的：初步掌握Quartus II基于LPM宏模块的设计流程与方法并由此引出基于LPM模块的许多其他实用数字系统的自动设计技术。 实验内容：

根据教材175页8.5节的流程，利用Quartus II完成基于LPM宏模块的计数器设计编辑和仿真测试等步骤，给出仿真波形。

在实验系统上硬件测试，验证此设计的功能并进行解说。对于引脚锁定以及硬件下载测试。

计数器加译码器设计

（1）程序输入： dec17s程序：

module dec17s(a,led7s); input [3:0] a; output [6:0] led7s; reg [6:0] led7s; always @(a) case(a)

4'b0000: led7s <= 7'b0111111; 4'b0001: led7s <= 7'b0000110; 4'b0010: led7s <= 7'b1011011; 4'b0011: led7s <= 7'b1001111; 4'b0100: led7s <= 7'b1100110; 4'b0101: led7s <= 7'b1101101; 4'b0110: led7s <= 7'b1111101; 4'b0111: led7s <= 7'b0000111; 4'b1000: led7s <= 7'b1111111; 4'b1001: led7s <= 7'b1101111;

4'b1010: led7s <= 7'b1110111; 4'b1011: led7s <= 7'b1111100; 4'b1100: led7s <= 7'b0111001; 4'b1101: led7s <= 7'b1011110; 4'b1110: led7s <= 7'b1111001; 4'b1111: led7s <= 7'b1110001; default: led7s <= 7'b0000000; endcase endmodule

count的程序：

module count(en,clk,clr,cout,outy); input en,clk,clr; output [3:0]outy; output cout; reg [3:0]outy;

always @

上 海 理 工 大 学

计 算 机 工 程 学 院

实 验 报 告

实验名称 步长可变的加减计数

器

课程名称 ISP在线编程技术

姓名 彭金梅

学号 05010105

日期 2007-12-27

地点 计算机学院机房

成绩

教师 佟国香

一 实验目的：

1 掌握加减计数器以及特殊功能计数器的设计原理。 2．用VHDL语言设计多功能计数器。

二 实验原理：

计数分同步计数器和异步计数器。 1 加减工作原理

加减计数也称可逆计数器，就是根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1计数操作或者减1计数操作。 2 变步长工作原理

如步长为3的加法计数器，计数状态变化为0 。3。6 。9。12……，步长值由输入端控制。在加法计数时，当计数值达到或超过99时，在计数器下一个时钟脉冲过后，计数器也。

三 实验内容：

1 设计的计数步长可在0～79之间变化

2．通过仿真或观察波形图验证设计的正确性。 3 编译下载验证结果。

四 设计提示

1． 注意IF语句的嵌套。 2． 注意加减计数的变化，计数值由9变0（加法）及由0变9（减法）各位的变化。

由于计数器为十进制计数器，还应

基于FPGA的PWM与定时计数器IP核的设计

前言

PWM是脉冲宽度调制（Pulse Width Modulation）的简称，在自动控制系统和计算机技术领域都有非常广泛的应用。在许多硬核式的嵌入式CPU中都有PWM和定时计数器模块的I/O口供用户使用，在交流检测、电机控制等实际应用系统中，PWM是整个系统的技术核心，在嵌入式操作系统中定时计数器也是不可缺少的部分。而在FPGA中的SOPC中，很多时候并没有提供这种模块供用户使用，因此设计出支持PWM输出的IP核具有很大的实用价值。针对市场上使用的FPGA情况，本文所提出的IP功能实现是基于Altera公司的cyclone II芯片，该功能模块不仅可以作为独立的模块使用，而且可以嵌入到Altera公司提供的NIOS II处理器中，并通过NIOS II对该模块进行控制。HDL语言是一种通用性很强的语言，因此这个模块具有很高的移植性，不仅可以用于大多数的Altera芯片，而且对于其它公司生产的FPGA芯片同样适用。本设计中给出了模块与主系统的接口电路、功能逻辑电路以及外部输出端口。

1 芯片功能描述

本设计实现了PWM输出和定时器/计数器两大功能，IP核将根据内部寄存器的状态选择相应的工作模式完

暨南大学本科实验报告专用纸

课程名称EDA实验成绩评定

实验项目名称计数器电路设计指导教师郭江陵

实验项目编号03 实验项目类型验证实验地点B305

学院电气信息学院系专业物联网工程

组号：A6

一、实验前准备

本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。

二、实验目的

1、了解各种进制计数器设计方法

2、了解同步计数器、异步计数器的设计方法

3、通过任意编码计数器体会语言编程设计电路的便利

三、实验原理

时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8