8选1数据选择器74ls151实现四变量

8选1数据选择器74LS151

74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。

选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。

（1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子 （2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。

如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库

如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表:

输入 数据选择 C × L L L L H H H H B × L L H H L L H H A × L H L H L H L H 选通 G H L L L L L L L L Y L D0 D1 D2 D3 D4 D5 D6 D7 W H D0 D1 D2 D3 D4 D5 D6 D7 输出

在数字系统中，

FPGA实验报告

姓名 朱聪聪 学号 1432110139 姓名 武帅 学号 1432110141 课 题名称 8选1数据选择器设计 实验1、理解数据选择器功能。 目2、掌握VHDL并行语句中条件信号赋值的格式和用法。 的 设计一个8选1数据选择器使其满足如下真值表： 8选1数据选择器真值表 地址码（选择信号） A0 A1 A2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表一 1.利用条件信号赋值语句实现8选1数据选择器器功能。 2.完成设计的仿真，并记录、分析仿真波形。 输出Q D0 D1 D2 D3 D4 D5 D6 D7 设计要求 条件信号赋值语句也是一种并行信号赋值语句。条件信号赋值语句可以根设计 信号<=表达式1WHEN 赋值条件1ELSE 思 表达式2WHEN 赋值条件2ELSE 路 …… 表达式n； 据不同的条件将不同的表达式赋值给目标信号，格式如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX8 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); 设 Q:OUT STD_LOGIC); 计 END ENTITY MUX8; 原 ARCHITECTURE one OF MUX8 IS 理BEGIN Q<=D(0) WHEN A=\图 D(1) WHEN A=\及 D(2) WHEN A=\源 D(3) WHEN A=\程 D(4) WHEN A=\序 D(5) WHEN A=\ D(6) WHEN A=\ D(7) WHEN A=\ 'Z'; END one; 仿真波形图 实 验 总通过本次实验，复习了之前学习的条件信号赋值语句。条件信号赋值语句结在执行时，首先要进行条件判断，然后再进行信号赋值操作。同时，进一步加及强了对8选1数据选择器的逻辑功能的理解。 个人心得体会 操作成绩 报告成绩 教 师 评 教师签名 分 日 期

FPGA实验报告

姓名 朱聪聪 学号 1432110139 姓名 武帅 学号 1432110141 课 题名称 8选1数据选择器设计 实验1、理解数据选择器功能。 目2、掌握VHDL并行语句中条件信号赋值的格式和用法。 的 设计一个8选1数据选择器使其满足如下真值表： 8选1数据选择器真值表 地址码（选择信号） A0 A1 A2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表一 1.利用条件信号赋值语句实现8选1数据选择器器功能。 2.完成设计的仿真，并记录、分析仿真波形。 输出Q D0 D1 D2 D3 D4 D5 D6 D7 设计要求 条件信号赋值语句也是一种并行信号赋值语句。条件信号赋值语句可以根设计 信号<=表达式1WHEN 赋值条件1ELSE 思 表达式2WHEN 赋值条件2ELSE 路 …… 表达式n； 据不同的条件将不同的表达式赋值给目标信号，格式如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX8 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); 设 Q:OUT STD_LOGIC); 计 END ENTITY MUX8; 原 ARCHITECTURE one OF MUX8 IS 理BEGIN Q<=D(0) WHEN A=\图 D(1) WHEN A=\及 D(2) WHEN A=\源 D(3) WHEN A=\程 D(4) WHEN A=\序 D(5) WHEN A=\ D(6) WHEN A=\ D(7) WHEN A=\ 'Z'; END one; 仿真波形图 实 验 总通过本次实验，复习了之前学习的条件信号赋值语句。条件信号赋值语句结在执行时，首先要进行条件判断，然后再进行信号赋值操作。同时，进一步加及强了对8选1数据选择器的逻辑功能的理解。 个人心得体会 操作成绩 报告成绩 教 师 评 教师签名 分 日 期

《集成电路设计实践》报告

题目： 8选1数据选择器 院系： 自动化学院电子工程系 专业班级： 微电 学生学号： 学生姓名： 指导教师姓名： 职称： 起止时间： 2015-12-21---2016-1-9

成绩：

一、设计任务

1) 依据8选1数据选择器的真值表，给出八选一

MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）；

2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；

3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-

实验二 4选1数据选择器的设计

实验学时：2学时 实验类型：设计 实验要求：必做

一、实验目的

通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。

图1 4选1数据选择器原理图

图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。

三、实验内容

设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤

1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。

2）保存好原理图

实验二 4选1数据选择器的设计

实验学时：2学时 实验类型：设计 实验要求：必做

一、实验目的

通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。

图1 4选1数据选择器原理图

图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。

三、实验内容

设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤

1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。

2）保存好原理图

使用if_then语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity ze is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end ze;

architecture ab of ze is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin

if s<=\elsif s<=\elsif s<=\else y<=d; end if;

end process; end ab;

使用case语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity xuan is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end xuan;

architecture ab of xuan is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin case s is

使用if_then语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity ze is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end ze;

architecture ab of ze is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin

if s<=\elsif s<=\elsif s<=\else y<=d; end if;

end process; end ab;

使用case语句来描述四选一数据选择器 library ieee;

use ieee.std_logic_1164.all; entity xuan is

port(s0,s1 : in std_logic; a,b,c,d : in std_logic; y:out std_logic); end xuan;

architecture ab of xuan is

signal s: std_logic_vector(1 downto 0); begin

s<=s1&s0; process(s) begin case s is

《组合逻辑电路的分

析与设计》

十六选一数据选择器

院系：电子与信息工程学院

1

十六选一选择器

一、实验目的

1、熟悉中规模集成数据选择器的逻辑功能及测试方法。 2、学习用集成数据选择器进行逻辑设计。

二、实验仪器及材料

1、数字电路实验箱。 2、数字万用表。

3、数据选择器74LS151两片。 4、导线。

三、实验原理

1、8选1数据选择器74LS151的简介

74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，S为使能端，低电平有效。

（1）使能端S＝1时，不论C～A状态如何，均无输出（Y＝0，S＝1），多路开关被禁止。

（2）使能端S＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。

如：CBA＝000，则选择D0数据到输出端，即Y＝D0。

如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。2、74LS151的引脚图如下图（一）所示：

2

图（一）

3、74LS151的功能表如下表

实验四 数据选择器及其应用

一、实验目的

1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法

二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

图4－1 4选1数据选择器示意图 图 4－2 74LS151引脚排列

表4－1 输 入 S 输 出 A0 × 0 1 0 1 0 1 0 1 Q 0 D0 D1 D2 D3 D4 D5 D6 D7 Q A2 × 0 0 0 0 1 1 1 1 A1 × 0 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 0 1 D0 D1 D2 D3 D4 D5 D6 D7 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、

16选1等类别。

数据选择器的电路结构一般由与或门阵列组成，也有用传输门