eda原理及verilogHDL实现(何宾) 答案

一、填空题（10分,每小题1分）

1. 用EDA技术进行电子系统设计的目标是最终完成 的设计与实

现。

2. 可编程器件分为 和 。

3. 随着EDA技术的不断完善与成熟， 的设计方法更多的被应用于Verilog HDL设计当中。

4. 目前国际上较大的PLD器件制造公司有 和 公司。

5. 完整的条件语句将产生 电路，不完整的条件语句将产生 电

路。

6. 阻塞性赋值符号为 ，非阻塞性赋值符号

为 。

二、选择题 (10分，每小题2分)

1. 大规模可编程器件主要有 FPGA、CPLD两类，下列对FPGA结构与工作原理的描

述中，正确的是 。

A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件；

C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器

EDA实验报告

班级：通信 姓名：何探 学号：老师：杨小平09-1班

3090731126

目 录

第一章 组合逻辑篇 ................................................................................................... 1

1.1 8‐3编码器及QuartusII的基础 .................................................................. 1 1.3 3‐8译码器及QuartusII的仿真 .................................................................. 4 1.4 BCD七段显示译码器 ................................................................................... 7 1.5 数据选择器及图形设计的方法 ...........................................

四位全加器的VHDL/VerilogHDL实现

加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入 A 0 0 1 1 B 0 1 0 1 信号输出 S 0 1 1 0 C 0 0 0 1 表1 半加器的真值表 由真值表可分别写出和数S，进位数C的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方

2.1 设字母表A={a}，符号串x=aaa，写出下列符号串及其长度：x0,xx,x5以及A+和A*. x0=(aaa)0=ε | x0|=0 xx=aaaaaa |xx|=6 x5=aaaaaaaaaaaaaaa | x5|=15 A+ =A1∪A2∪ …. ∪A n∪…={a,aa,aaa,aaaa,aaaaa…}

A* = A0 ∪A1 ∪ A2 ∪ …. ∪ A n ∪…={ε,a,aa,aaa,aaaa,aaaaa…}

2.2 令∑={a，b，c}，又令x=abc，y=b，z=aab，写出如下符号串及它们的长度：xy，xyz，（xy）3

xy=abcb |xy|=4 xyz=abcbaab |xyz|=7 (xy)3=(abcb)3 =abcbabcbabcb | (xy)3 |=12 2.3

设有文法G[S]：S∷=SS*|SS+|a，写出符号串aa+a*规范推导，并构造语法

EDA技术试卷

一、填空题

1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。

2、在模块中对任务进行了定义，调用此任务，写出任务的调用 mytast(f,g,m,n,p) 。 task mytast; 要求：变量的传递关系如下

output x,y; m——a，n——b，p——c，x——f，y——g input a,b,c; ??. endtask

3、if(a) out1<=int1; 当a= 1 执行out1<=int1 else out1<=int2; 当a= 0 执行out1<=int2 4、4’ b1001<<2= 4’b100100 ，4’ b1001>>2= 4’b0010 。

5、下面程序中语句5、6、7、11是 并行 执行，语句9、10是 顺序 执行 1 module M(??); 2 input ??. ; 3 output ??；

4 reg a,b??； 5 always@(??..)

2.1 设字母表A={a}，符号串x=aaa，写出下列符号串及其长度：x0,xx,x5以及A+和A*.

x0=(aaa)0=ε | x0|=0 xx=aaaaaa |xx|=6 x5=aaaaaaaaaaaaaaa | x5|=15 A+ =A1∪A2∪ …. ∪A n∪…={a,aa,aaa,aaaa,aaaaa…} A*

=

A0

∪A1

∪

A2

∪

….

∪

A

n

∪…={ε,a,aa,aaa,aaaa,aaaaa…}

2.2 令∑={a，b，c}，又令x=abc，y=b，z=aab，写出如下符号串及它们的长度：xy，xyz，（xy）3

xy=abcb |xy|=4 xyz=abcbaab |xyz|=7 (xy)3=(abcb)3 =abcbabcbabcb | (xy)3 |=12

2.3

设有文法G[S]：S∷=SS*|SS+|a，写出符号串aa+a*规范推导，并构造语法树。

S

VerilogHDL硬件描述语言复习

一、

1. Verilog HDL 是在哪一年首次被I E E E标准化的？ 答：Verilog HDL是在1995年首次被IEEE标准化的。 2. Verilog HDL支持哪三种基本描述方式？

答：Verilog HDL可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结

构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模

3. Verilog HDL 是由哪个公司最先开发的？

答：Verilog HDL是由Gateway Design Automation公司最先开发的 4. Verilog HDL中的两类主要数据类型什么？

答：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，抽象的数据存储元件。 5. U D P代表什么？

答：UDP代表用户定义原语

6. 写出两个开关级基本门的名称。 答：pmos nmos

7. 写出两个基本逻辑门的名称。 答：and or

8. 在数据流描述方式中使用什么语句描述一个设计？

仪器分析习题与解答

第1章

1 为什么说光波是一种横波？

答: 我们知道，当波的传播方向与其振动方向垂直时，称为横波；光波是一种电磁波, 而

电磁波在空间的传播方向与其电场矢量和磁场矢量的振动平面垂直； 所以，光波是一种横波。

2 计算下列辐射的频率，波数及辐射中一个光子的能量

（1） 钠线（D线）589.0nm;

（2） 波长为200cm的射频辐射； （3） 波长为900pm的X射线。 解：（1）ν = c/λ =

3.0?1010?7589.0?10?cm?s?1cm-1

=5.0931014(Hz)

4

-1

? = 1/λ = (589.0×10cm)= 1.7×10(cm)

E = hc/λ

=

6.626?10?34-7

?3.0?10?710589.0?10?J?s?cm?s?1cm=3.38310-15(J)

3 吸光度与透光率的换算

（1） 将吸光度为0.01, 0.30, 1.50换算为透光率； （2） 透光率为10.0%, 75.0%, 85.5%换算为吸光度。

解：(1) ∵A=log(1/T) ∴ logT=－A=－0.01, ∴ T=10-0.01=97.7%

∴ logT=－A=－0.30, ∴ T=1

2.1 设字母表A={a}，符号串x=aaa，写出下列符号串及其长度：x0,xx,x5以及A+和A*. x=(aaa)=ε | x|=0 xx=aaaaaa |xx|=6 x=aaaaaaaaaaaaaaa | x|=15 A =A∪A∪ ?. ∪A ∪?={a,aa,aaa,aaaa,aaaaa?}

A* = A∪A∪ A ∪ ?. ∪ A ∪?={ε,a,aa,aaa,aaaa,aaaaa?}

2.2 令∑={a，b，c}，又令x=abc，y=b，z=aab，写出如下符号串及它们的长度：xy，xyz，（xy）3 xy=abcb |xy|=4 xyz=abcbaab |xyz|=7 (xy)=(abcb)=abcbabcbabcb | (xy)|=12 2.3

设有文法G[S]：S∷=SS*|SS+|a，写出符号串aa+a*规范推导，并构造语法树。 S => SS* => Sa* => SS

武科大EDA系统设计试卷及答案

一、单项选择题：（20分）

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D _____。 A .瘦IP B.固IP C.胖IP D.都不是

2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进