逻辑综合后生成的网表文件为

逻辑函数真值表生成程序设计报告

一．问题：

设计一个能生成具有13个输入逻辑变量的逻辑函数真值表生成程序。

二．原理：

逻辑函数(logical function)是数字电路（一种开关电路）的特点及描述工具，输入、输出量是高、低电平，可以用二元常量(0，1)来表示，输入量和输出量之间的关系是一种逻辑上的因果关系。仿效普通函数的概念，数字电路可以用逻辑函数的的数学工具来描述。

真值表是表征逻辑事件输入和输出之间全部可能状态的表格。

列出命题公式真假值的表。通常以1表示真，0 表示假。命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。

真值表是在逻辑中使用的一类数学表，用来确定一个表达式是否为真或有效。 (表达式可以是论证；就是说，表达式的合取，它的每个结合项(conjunct)都是最后要做的结论的一个前提。)

三．测试结果：

四．附录（代码）： #include #include

#define MAXNUM 100 //栈最大元素个数

#define MAXEXP 30 //允许用户输入的表达式最大字符数 #include \#include \

const c

修改cadence生成的网表，正确导入allegro

原理图是硬件用Orcad画的，不太规范，存在一些非法字符等错误，如果pcb用pads设计那是可以导入网表，可以同步，方法后续会说明，但用allegro设计，存在非法字符是不能直接导入网表，需要修改网表。

要正确导入必须要有正确的网表和库文件。

库文件：上次讲了pads转allegro，生成了brd文件，这里就可以用brd导出allegro的库，但库存在一些问题，问题的修改方法，可参考之前的文档--allegro修改pads生成的库文件。 网表：接下来就是要说明的重点。

A.打开Orcad的原理图，用第三方网表导出后缀名zxd.net的文件。为了避免后续找不到库文件路途，现统一放在一个文件夹内。

B.新生成brd文件，取名zxd.brd，画个板框属性，订好原点坐标。如下图

C.在allegro用第二方网表导入net，因为有非法字母，不行，出现问题报表，如图，把报表另存error.txt之后打开，一一查看错误。

可以类似总结出以下问题：

1. ERROR(SPMHNI-67): Cannot find device file for 'C0402'.

RE：

修改cadence生成的网表，正确导入allegro

原理图是硬件用Orcad画的，不太规范，存在一些非法字符等错误，如果pcb用pads设计那是可以导入网表，可以同步，方法后续会说明，但用allegro设计，存在非法字符是不能直接导入网表，需要修改网表。

要正确导入必须要有正确的网表和库文件。

库文件：上次讲了pads转allegro，生成了brd文件，这里就可以用brd导出allegro的库，但库存在一些问题，问题的修改方法，可参考之前的文档--allegro修改pads生成的库文件。 网表：接下来就是要说明的重点。

A.打开Orcad的原理图，用第三方网表导出后缀名zxd.net的文件。为了避免后续找不到库文件路途，现统一放在一个文件夹内。

B.新生成brd文件，取名zxd.brd，画个板框属性，订好原点坐标。如下图

C.在allegro用第二方网表导入net，因为有非法字母，不行，出现问题报表，如图，把报表另存error.txt之后打开，一一查看错误。

可以类似总结出以下问题：

1. ERROR(SPMHNI-67): Cannot find device file for 'C0402'.

RE：

修改cadence生成的网表，正确导入allegro

原理图是硬件用Orcad画的，不太规范，存在一些非法字符等错误，如果pcb用pads设计那是可以导入网表，可以同步，方法后续会说明，但用allegro设计，存在非法字符是不能直接导入网表，需要修改网表。

要正确导入必须要有正确的网表和库文件。

库文件：上次讲了pads转allegro，生成了brd文件，这里就可以用brd导出allegro的库，但库存在一些问题，问题的修改方法，可参考之前的文档--allegro修改pads生成的库文件。 网表：接下来就是要说明的重点。

A.打开Orcad的原理图，用第三方网表导出后缀名zxd.net的文件。为了避免后续找不到库文件路途，现统一放在一个文件夹内。

B.新生成brd文件，取名zxd.brd，画个板框属性，订好原点坐标。如下图

C.在allegro用第二方网表导入net，因为有非法字母，不行，出现问题报表，如图，把报表另存error.txt之后打开，一一查看错误。

可以类似总结出以下问题：

1. ERROR(SPMHNI-67): Cannot find device file for 'C0402'.

RE：

Cs编译的命令大全

摘自/wlc_win/archive/2008/08/18/1270361.html

.CS文件编译生成.DLL文件（C#网络搜集）

如果没有VS用下面的办法

搜索csc.exe

打开cmd 转到csc.exe的文件夹

运行

csc /t:library N:\NET\cs\*.cs

N:\NET\cs\*.cs 是你的cs文件的位置

正常情况下csc.exe的目录下会多个dll文件 copy出来

程序是经过编译执行的，这个大家都知道，尤其是使用Codebehind的时候，必须先把背后的.cs文件编译形成.dll文件，然后才可以执行。这个过程，如果你有，那很轻松就可以完成，但如果没有，那就得借助命令行了。 仔细查一下.net framework sdk文档，可以找到关于这个话题的详细说明，好象没有必要专门贴一篇文章，但是今下午我在用的时候却发现了一个问题，文档中说“运行VCVARS32.BAT”，但当你进入.net framework sdk的安装目录的bin文件夹下，却并没有发现VCVARS32.BAT文件，这个时候只能使用

sdkvars.bat文件了，其实这个的作用应该是和那个“传说中的”VCVARS32.BAT相同。当你运行了sd

Cs编译的命令大全

摘自/wlc_win/archive/2008/08/18/1270361.html

.CS文件编译生成.DLL文件（C#网络搜集）

如果没有VS用下面的办法

搜索csc.exe

打开cmd 转到csc.exe的文件夹

运行

csc /t:library N:\NET\cs\*.cs

N:\NET\cs\*.cs 是你的cs文件的位置

正常情况下csc.exe的目录下会多个dll文件 copy出来

程序是经过编译执行的，这个大家都知道，尤其是使用Codebehind的时候，必须先把背后的.cs文件编译形成.dll文件，然后才可以执行。这个过程，如果你有，那很轻松就可以完成，但如果没有，那就得借助命令行了。 仔细查一下.net framework sdk文档，可以找到关于这个话题的详细说明，好象没有必要专门贴一篇文章，但是今下午我在用的时候却发现了一个问题，文档中说“运行VCVARS32.BAT”，但当你进入.net framework sdk的安装目录的bin文件夹下，却并没有发现VCVARS32.BAT文件，这个时候只能使用

sdkvars.bat文件了，其实这个的作用应该是和那个“传说中的”VCVARS32.BAT相同。当你运行了sd

Java如何生成exe文件

对于作Java桌面应用来说，比较烦人的就是安装部署问题，客户端是否安装有jre、jre版本问题、jre去哪下载、如何用jre启动你的Java应用？不要说刚接触电脑的人，就算是比较熟悉电脑，如果没有接触过Java,面对一个Java应用，如何在Windows下启动它，估计都会折腾半天。如果不是因为这个问题，Java在我的眼里算是最完美的语言了，也是我最喜爱的语言。

所以我认为这个是导致Java桌面应用被一些人所讨厌的最大原因，Java的优势是“一次编写，随处运行”,跨平台特性确实很好，但并不是每个人都需要或都想要跨平台,而且有时候JVM平台或版本问题也会造成“一次编写，到处测试”的尴尬。

最好的方式莫过于带着JRE,让用户轻松点击就能运行。下面我们来解决这样的问题，有什么好的建议或方法请其他朋友多多指教或补充！

针对windows平台，让用户一键式安装，双击使用, 使用工具exe4j + Inno Setup, 这两个工具都可以在网上找到，不熟悉的可以多搜搜，使用起来也不难。

带着JRE运行，JRE的大小应该是最让人头疼的，我默认安装的jre6大小达到80M，而程序只有200-300k

一 逻辑综合

1 逻辑综合的含义

实现在满足设计电路的功能，速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。 2 逻辑综合的原因

RTL代码是理想的情况，在实际情况中会有门的延时，导线的延时，信号的转换时间及时钟信号到达各个触发器的时间不相等情况。 3 综合的过程

主要包括转译（Translation），优化(Optimization)，映射(Mapping)三个过程。

3.1 转译：用HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程。GTECH

是synopsys的通用工艺库，它仅表示逻辑函数的功能，并没有映射到具体的厂家工艺库，是独立于厂家工艺的。

3.2 优化：根据设计者对电路设定延时和面积等约束条件对电路进行优化设计的过程。它

通过各种方法尽量满足设计者对电路的要求。

3.3 映射：把用GTECH库元件的电路映射到某一固定厂家的工艺库上，此时的电路包含了

厂家的工艺参数Library Cells.

4 综合的目标：

得到一个功能和时序都满足的网表。达到面积最小化，功耗最小化和性能最大化。

二 综合软件（DC）

Design Compile是synopsys的综合软件，它的功能是

非线性模态Adams MNF文件的生成

1. 初始运行-非线性分析

■分析模型

约束10×10分割的壳单元的四角的3个节点（节点编号1、11、111）以“FORCE1”卡片施加面载荷。

■输入数据

详细的输入数据以及注意点如下。

?事先定义在特征值分析中使用的SPOINT

?因为在特征值分析的重起动时将约束反力作为初始载荷使用，所以定义“SPCF(PLOT)=ALL”

?因为考虑大变形效果，所以定义“PARAM,LGDISP,1” ?运行时指定运行设置“scr=no”，保存重起动用的数据库________________________________________

$ The data base must be saved for this run therefore SCR=NO required $ 指定非线性分析（必须） SOL 106 CEND $

TITLE= SIMPLE PLATE MODEL 10 X 10 ELEMENTS $

$ Get nonlinear stress output $指定非线性应力的输出 NLSTRESS = ALL

$ 载荷、约束的定义以及指定约束反力的输出（因为不向F06文件输出所以指定PL

*HEADING

Modeled with C3D8R solid elements ** ---------------------------------------------- **

** NODE DEFINITION **

*NODE,input=NODE.inp ** **

*NSET, NSET=LEFTCYL,generate 3051, 3210, 1 **

*NSET, NSET=RIGHTCYL,generate 5451, 5610, 1 ** *MPC

BEAM,LEFTCYL,10000 BEAM,RIGHTCYL,20000

** ---------------------------------------------- **

** ELEMENT DEFINITION **

*ELEMENT,TYPE=C3D8R, INPUT=ELEMENT.inp ** **

** ---------------------------------------------- **

** ELEMENT PROPE