依元素科技FPGA实验指导

2017年依元素科技

教育部产学合作协同育人项目申请书 申请项目名

称: 单位名

称: 申 请

人: 邮

箱: 联系电

话: 申请日 期:

依元素科技有限公司

2017年3月项目类别：

依元素科技

-产学合作教学内容与课程体系改革项目

a ） 申请人应为全日制本科院校在职教师

b ） 申报课程改革项目，基础和专业课程以现有课程为基础进行改革

c ） 新兴工科专业特色课程申报优先并给予合作试点支持；

d ） 申报课程学时安排原则上应不少于 32 学时（创新类课程可酌情考虑减少） ， 平均每年开

课次数不少于一次。同等条件下，优先考虑受益面大的课程申 报。

申请人/团队对教学工作愿意投入大量时间和精力并有热情 同等条件下，得到校方重视与改革经费支持的团队优先。

4. 入选课程建设项目周期从项目立项起为期一年。

5. 项目建设合计支持 10 个项目，涵盖学科基础类课程、专业技术类课 程,

创新实验类课程、新兴工科专业特色课程等全方位支持

6. 项目建设方向主要以新工科需求与行业趋势为主，以高校先进教学

理念结合工业前沿技术等，结合依元素科技现有硬件平台（FPGA 口袋 实验平台、FPGA 口袋计算机平台、全可编程工程实践套件、工业物 联网、数字信号处理

硬件电子琴的制作

西南科技大学 实验报告

课程名称： FPGA

实验名称： 硬件电子琴电路设计

姓 名： 学 号: 2012 班 级： 电子12 指导教师：

西南科技大学信息工程学院制

硬件电子琴的制作

实验题目

一、 实验原理

主系统由3个模块组成，例1是顶层设计文件，其内部有三个功能模块（如图1所示）：Speakera.v(例4) 和ToneTaba.v (例3)，NoteTabs.v (例2)。

模块ToneTaba是音阶发生器，当8位发声控制输入Index中某一位为高电平时，则对

应某一音阶的数值将从端口Tone输出，作为获得该音阶的分频预置值；同时由Code输出对应该音阶简谱的显示数码，如‘5’，并由High输出指示音阶高8度显示。

模块Speakera中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构

成，当模块Speakera由端口Tone获得一个2进制数后，将以此值为计数器的预置数，对端口Clk12MHZ输入的频率进行分频，之后由Spk

西华大学机械工程与自动化学院

数字电子技术基础与FPGA

实验指导书

西华大学机械工程与自动化学院

2013.12

1

西华大学机械工程与自动化学院

前言

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平

硬件电子琴的制作

西南科技大学 实验报告

课程名称： FPGA

实验名称： 硬件电子琴电路设计

姓 名： 学 号: 2012 班 级： 电子12 指导教师：

西南科技大学信息工程学院制

硬件电子琴的制作

实验题目

一、 实验原理

主系统由3个模块组成，例1是顶层设计文件，其内部有三个功能模块（如图1所示）：Speakera.v(例4) 和ToneTaba.v (例3)，NoteTabs.v (例2)。

模块ToneTaba是音阶发生器，当8位发声控制输入Index中某一位为高电平时，则对

应某一音阶的数值将从端口Tone输出，作为获得该音阶的分频预置值；同时由Code输出对应该音阶简谱的显示数码，如‘5’，并由High输出指示音阶高8度显示。

模块Speakera中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构

成，当模块Speakera由端口Tone获得一个2进制数后，将以此值为计数器的预置数，对端口Clk12MHZ输入的频率进行分频，之后由Spk

FPGA实验报告

专 业：电子信息科学与技术

注：以下所有设计均选用DE2-115开发板

FPGA 器件选用Cyclone IV E：EP4CE115F29C7 所有设计均在开发板上已通过硬件验证

8位全加器

1. 源代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity adder8 is

port (a,b: in std_logic_vector(7 downto 0);

cin: in std_logic;

dout: out std_logic_vector(7 downto 0);

cout: out std_logic);

end entity adder8;

architecture behav of adder8 is

signal data: std_logic_vector(8 downto 0); begin

data<=('0'&a)+('0'&b)+(\cout<=data(8);

dout<=data(7 downto 0); end behav;

2. 仿真结果

3. 引脚分配

通过DE2-115上9个LEDG，17个拨动开关对应八位全加器中所有输入输出。其中LED

可编程FPGA

数字系统设计实验指导

西安电子科技大学

空间科学与技术学院编制

目录

第一部分 课程简介 ......................................................................................................................... 3 一．课程简介 ................................................................................................................................................ 3 二．实验项目及学时安排............................................................................................................................. 3 第二部分 实验基础知识 ..........................................

FPGA实验报告

专 业：电子信息科学与技术

注：以下所有设计均选用DE2-115开发板

FPGA 器件选用Cyclone IV E：EP4CE115F29C7 所有设计均在开发板上已通过硬件验证

8位全加器

1. 源代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity adder8 is

port (a,b: in std_logic_vector(7 downto 0);

cin: in std_logic;

dout: out std_logic_vector(7 downto 0);

cout: out std_logic);

end entity adder8;

architecture behav of adder8 is

signal data: std_logic_vector(8 downto 0); begin

data<=('0'&a)+('0'&b)+(\cout<=data(8);

dout<=data(7 downto 0); end behav;

2. 仿真结果

3. 引脚分配

通过DE2-115上9个LEDG，17个拨动开关对应八位全加器中所有输入输出。其中LED

可编程FPGA

数字系统设计实验指导

西安电子科技大学

空间科学与技术学院编制

目录

第一部分 课程简介 ......................................................................................................................... 3 一．课程简介 ................................................................................................................................................ 3 二．实验项目及学时安排............................................................................................................................. 3 第二部分 实验基础知识 ..........................................

姓名 学号 班级 座位号

FPGA实验指导及记录

实验三 基于FPGA的数码管动态扫描电路设计

1. 实验目的：

（1） 掌握FPGA工作的基本原理、FPGA硬件平台的使用； （2） 熟悉7段数码管显示译码电路的设计。

（3） 掌握数码管动态扫描显示原理及动态扫描电路的设计。

2. 实验任务：利用FPGA硬件平台上的6位数码管动态显示计数器输出数据。

3. 电路设计 （1） 顶层电路

由分频模块fre_div，计数器模块counter100，译码显示模块diaplay构成。分频模块fre_div将可将实验平台晶体振荡器提供的50MHz时钟信号分频，输出500Hz，1KHz及 1Hz三种信号备用，conter100模块实现模100计数功能，display模块为数码管动态显示模块，实现计数数字在6位数码管上的动态显示。

（2） 分频器模块fre_div

该模块已经设计完成，存放在F盘502文件夹里，使用时请自行拷贝至当前工程文件夹，并按设计需要选择合适的输出。

（3）

专业：电子信息工程名称：班级：姓名：许义恒学号：教师：时间：北京联合大学信息学院

FPGA设计实验报告

ADC0809采样状态机设计 0808030301A

赵磊 2008080302202 2008080302236 章学静

2011 年 1 月13日

（1）实验目的：学习用状态机实现对A/D转换器ADC0809的采样控制电路。

（2）实验原理：ADC0809采用CMOS工艺的8选1多路开关逐渐型数模转换器。 (3)实验内容：用QUARTUSII对参考源代码进行文本编辑输入和仿真测试，给出仿真波形，最后进行引脚锁定并进行测试，硬件验证实例对ADC0809的控制功能。 【ADC0809采样控制主程序】

libraryieee;

use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entityadcint is

port(d:instd_logic_vector(7 downto 0); reset,clk:instd_logic